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參數(shù)資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 73/605頁 |
| 文件大小： | 2380K |
| 代理商： | XPC801ZP25 |
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Clocks and Power Control
5-6
MPC801 USER’S MANUAL
MOTOROLA
5
If EXTCLK is the main timing reference (MODCK1=1 @POR) and the oscillator is the timing
reference to the real-time clock and periodic interrupt timer, the frequency of the oscillator
connected to oscillator should be in the 32KHz range. The TBS bit in the system clock and
reset control register (SCCR) can select the timebase clock to be either the SPLL input clock
or gclk2. The periodic interrupt timer and real-time clock frequency and source are specified
by the RTDIV and RTSEL bits in the SCCR. The values of the pitrtclk and tmbclk clock
divisions can be changed by the software. The RTDIV bit value in the SCCR defines the
division of pitrtclk. All possible combinations of the tmbclk divisions are listed in Table 5-3.
NOTE
The voltage on the MODCK1 and MODCK2 pins should always
be less than or equal to the VDDH power supply voltage
applied to the part.
5.2 ON-CHIP OSCILLATORS AND EXTERNAL CLOCK INPUT
The oscillator uses either a 3MHz
÷
mode) crystal to generate the PLL reference clock. When the oscillator output is the timing
reference to the system, PLL skew elimination between the XTAL, EXTAL, and CLKOUT
pins is not guaranteed.
5MHz (4MHz mode) or a 30KHz
÷
50KHz (32KHz
NOTE
The internal frequency of the MPC801 and the output of the
CLKO pins is dependent on the quality of the crystal circuit and
multiplication factor used in the PLLCR. Please refer
to the sections on phase-lock loop for a description
of the PLL performance.
The external clock input receives a clock from an external source. The clock frequency can
be either in the range of 3MHz
÷
5MHz or it should be at the system frequency of at least
15MHz (1:1 mode). When the external clock input is the timing reference to the system, PLL
skew elimination between the EXTCLK and CLKOUT pins is less than
±
1ns.
Table 5-3. tmbclk Divisions
TBS BIT IN SCCR
MODCK1 AT RESET
MF + 1
TMBCLK DIVISION
1
—
—
16
0
0
—
4
0
1
1, 2
16
0
1
> 2
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