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參數資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數： | 456/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Development Support
MOTOROLA
MPC801 USER’S MANUAL
18-45
18
DIW3EN—Development Port Trap Enable Selection of the Fourth Instruction Watchpoint
This is a read-only bit.
0 = Trap disabled (reset value).
1 = Trap enabled.
IFM—Ignore First Match Only for Instruction Breakpoints
0 = Do not ignore first match, used for “Go To x” (reset value).
1 = Ignore first match (used for “Continue”).
ISCT_SER—Instruction Fetch Show Cycle and Core Serialize Control
Changing the Instruction show cycle programming starts to take effect only from the second
instruction after the actual
mtspr
instruction to ICTRL.
000 = Core is fully serialized and show cycle will be performed for all fetched
instructions (reset value). Has a reset value of 0x00000000.
001 = Core is fully serialized and show cycle will be performed for all changes in the
program flow.
010 = Core is fully serialized and show cycle will be performed for all indirect changes
in the program flow.
011 = Core is fully serialized and no show cycles will be performed for fetched
instructions.
100 = Illegal.
101 = Core is not serialized (normal mode) and show cycle will be performed for all
changes in the program flow. If the fetch of the target of a direct branch is aborted
by the core, the target is not always visible on the external pins. This does not
affect program trace.
110 = Core is not serialized (normal mode) and show cycle will be performed for all
indirect changes in the program flow.
111 = Core is not serialized (normal mode) and no show cycles will be performed for
fetched instructions.
When ICTRL[29:31] is set to 010 or 110, the STS functionality of the OP2/MODCK1/STS pin
must be enabled by writing 10 or 11 to the DBGC field of the SIUMCR. The address on the
external bus should only be sampled when STS is asserted.
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PDF描述 |
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