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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 140/605頁(yè) |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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PowerPC Architecture Compliance
MOTOROLA
MPC801 USER’S MANUAL
7-17
7
Execution resumes at offset from the base address that MSR
IP
indicates:
x’01D00’–For an instruction breakpoint match
x’01C00’–For a data breakpoint match
x’01E00’–For a development port maskable request or a peripheral breakpoint
x’01F00’–For a development port nonmaskable request
7.3.7.4 PARTIALLY EXECUTED INSTRUCTIONS
In general, the architecture allows instructions to be partially executed when an alignment
or data storage interrupt occurs. In the core, instructions are not executed if an alignment
interrupt condition is detected or if a data storage interrupt is never generated by the
hardware. In the MPC801, the instruction can be partially executed only when load/store
instructions occur that cause multiple access to the memory subsystem—multiple/string and
unaligned load/store instructions.
In this instance, the instruction can be partially completed if one of the accesses (except the
first one) causes a miss in the data TLB. The implementation specific data TLB miss
interrupt is taken in this case. For the update forms, the update register is not altered.
7.3.8 Timer Facilities
Descriptions of the timebase and decrementer registers can be found in
Section 12
System Interface Unit
and in
Section 5 Clocks and Power Control
.
7.3.9 Optional Facilities and Instructions
Any other PowerPC
Operating Environment Architecture Book IIIoptional facilities and
instructions that are not discussed here are not implemented by the MPC801 hardware. Any
attempt to execute any of these instructions causes an implementation dependent software
emulation interrupt to occur.
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