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參數資料
| 型號： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數： | 359/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Memory Controller
15-72
MPC801 USER’S MANUAL
MOTOROLA
15
ACS—Address to Chip-Select Setup
This bit can be used when the external memory access is handled by the general-purpose
chip-select machine (GPCM). It allows CS assertion to be delayed when there is an address
change. Be aware that following a system reset, these bits are set in OR0.
00 = CS is output at the same time as the address lines.
01 = Reserved.
10 = CS is output a quarter of a clock later than the address lines.
11 = CS is output half a clock later than the address lines.
G5LA/G5LS—General-Purpose Line 5 A and Line 5 Start
These bits determine how the GPL5 pin is output when the memory access is handled by
the
UPMA or UPMB.
G5LA (valid only if MS = 11 in the BR):
0 = Output GPL5 on the GPL5_B signal.
1 = Output GPL5 on the GPL5_A signal.
G5LS:
0 = The GPL5 signal is driven low on the falling edge of GCLK1 during the first clock
cycle of a read or write memory access.
1 = The GPL5 signal is driven high on the falling edge of GCLK1 during the first clock
cycle of a read or write memory access.
BI—Burst Inhibit
This bit determines whether or not this memory bank supports burst accesses. When a burst
does not occurs, the memory controller drives the BI signal active when accessing this
memory region. If the machine selected to handle this access is the GPCM, this bit must be
set to 1. Be aware that following a system reset, this bit is set in OR0.
0 = Drive BI negated. The bank supports burst accesses.
1 = Drive BI asserted. The bank does not support burst accesses.
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