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參數(shù)資料
| 型號(hào)： | XPC801ZP25 |
| 元件分類： | 微處理器 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 442/605頁 |
| 文件大?。?/td> | 2380K |
| 代理商： | XPC801ZP25 |
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Development Support
MOTOROLA
MPC801 USER’S MANUAL
18-31
18
18.3.3.2.2 Trap Enable Control Register.
The 9-bit trap enable control register (TECR) is
loaded from the development port shift register. The content of this register drives the six
trap enable signals, two breakpoint signals, and the VSYNC signal to the core. The transfer
data to trap enable control register commands are used to force the appropriate bits to
transfer to this register.
The trap enable control register is not accessed by the core, but supplies signals to the core.
The trap enable bits, VSYNC bit, and the breakpoint bits of this register are loaded from the
development port shift register as a result of trap enable mode transmissions. The trap
enable bits are reflected in the ICTRL and LCTRL2 special registers. Refer to
Section
18.5.2 Development Port Registers
for more information on the support registers.
18.3.3.2.3 Decoding the Development Port Registers.
The development port shift
register is selected when the core accesses the DPIR or DPDR registers. Accesses to these
two special purpose registers occur in debug mode and appear on the internal bus as an
address and the assertion of an address attribute signal indicating that a special purpose
register is being accessed. The DPIR is read by the core to fetch all instructions when in
debug mode and the DPDR is read and written to transfer data between the core and
external development tools. The DPIR and DPDR are pseudo-registers, so decoding either
of these registers causes the development port shift register to be accessed. The debug
mode logic knows whether the core is fetching instructions or reading or writing data. A
sequence error is signaled to the external development tool when the core expected result
and the general-purpose register result do not match. An example of this would be when an
instruction is received instead of the expected data.
18.3.3.3 DEVELOPMENT PORT SERIAL COMMUNICATIONS
18.3.3.3.1 Clock Mode Selection.
All of the serial transmissions are clocked
transmissions and are synchronous communications. With CLKOUT, the transmission clock
can either be synchronous or asynchronous. The development port has two methods for
clocking serial transmissions. The first method allows the transmission to occur without
being externally synchronized to CLKOUT. In this mode, a serial clock DSCK must be
supplied to the MPC801. The other communication method requires data to be externally
synchronized with CLKOUT.
The first clock mode is called asynchronous clocked since the input clock DSCK is
asynchronous with respect to CLKOUT. To be sure that data on DSDI is sampled correctly,
transitions on DSDI must meet all setup and hold times in respect to the rising edge of
DSCK. This clock mode allows communications with the port from a development tool that
does not have access to the CLKOUT signal or has either a delayed or skewed CLKOUT
signal. The timing diagram in Figure 18-9 illustrates serial communication asynchronous
clocked timing.
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