參數(shù)資料
型號： LR4500
廠商： LSI Corporation
英文描述： Superscalar Microprocessor(超標量微處理器)
中文描述： 超標量微處理器（超標量微處理器）
文件頁數(shù)： 96/172頁
文件大?。?/td> 1142K
代理商： LR4500
6-2
DRAM Controller and Memory Bus
program should check the amount of installed DRAM when the system
is initially powered up.
6.2 Memory Interface
Figure 6.1
shows the interface between the LR4500 Mbus and the
DRAMs. In the example shown, eight DRAM devices with a 16-bit data
bus are arranged in two memory banks, providing 16 Mbytes of memory.
This is the configuration shown in line 2 of
Table 6.1
. Note that this
configuration does not have continuous memory space.
A clock-delay tap provides the clock input for the DRAMs. The clock
enable (CKE) inputs to the DRAMs are tied HIGH, which means that they
are always asserted.
The LR4500 selects between Bank 0 and Bank 1 of the DRAM by means
of the chip select signals, MCSn[1:0]. It asserts MCSn[0] to select the
four DRAMs in Bank 0, and MCSn[1] to select the four DRAMs in
Bank 1. The LR4500 distributes address (MAp[11:0]), row address strobe
and column address strobe (MRAS and MCAS), and the write enable
signal (MWEn) to all DRAMs. Data (MDp[63:0]) and the data mask
Table 6.1 DRAM Configurations
DRAM Type
Numberof
Banks
Numberof
DRAMs
Memory
Size
Bank 0
Address Range
Bank 1
Address Range
1 M x 16
1
4
8 Mbyte
0x0000 0000 –
0x007F FFFF
None
1 M x 16
2
8
16 Mbyte
0x0000 0000 –
0x007F FFFF
0x0200 0000 –
0x027F FFFF
2 M x 8
1
8
16 Mbyte
0x0000 0000 –
0x00FF FFFF
None
2 M x 8
2
16
32 Mbyte
0x0000 0000 –
0x00FF FFFF
0x0200 0000 –
0x02FF FFFF
4 M x 4
1
16
32 Mbyte
0x0000 0000 –
0x01FF FFFF
None
4 M x 4
2
32
64 Mbyte
0x0000 0000 –
0x01FF FFFF
0x0200 0000 –
0x03FF FFFF
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