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參數資料
| 型號： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標量微處理器) |
| 中文描述： | 超標量微處理器（超標量微處理器） |
| 文件頁數： | 104/172頁 |
| 文件大小： | 1142K |
| 代理商： | LR4500 |
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6-10
DRAM Controller and Memory Bus
6.5 DRAM Mode Register
The LR4500 supports a number of programmable modes by means of
the DRAM Mode Register. The modes you can program are:
Cache Write Through and Write Back
Cache write through mode allows all data that is updated in the
cache to be updated at the same time in external memory. In cache
write back mode, main memory is only updated when the cache line
is reallocated or is written back using the write back instruction. This
mode does not apply in the LR4500, since the Burst Length field is
set to 0.
Burst Length
Defines the number of words to be output or input during read and
write cycles. In the LR4500, the Burst Length field is set to 0.
Wrap Type
Specifies the order in which burst data is addressed. This mode does
not apply in the LR4500, since the Burst Length field is set to 0.
Table 6.3 Relationship Between Frequency and Latency
Clock Frequencies
Register Bit Settings
(-10)
1
1. Maximum clock frequency for the 10 ns version of the DRAM.
2. Maximum clock frequency for the 12 ns version of the DRAM.
3. Maximum clock frequency for the 13 ns version of the DRAM.
4. NEC recommends 2 clock cycles for DAL when CL is set to 1. However, the LR4500 DRAM
Controller requires 3 clock cycles for DAL.
5. NEC recommends 1 clock cycle for RP when CL is set to 1. However, the LR4500 DRAM controller
requires 2 clock cycles for RP.
(-12)
2
(-13)
3
CL
RCD
RC
RAS
DAL
RP
DPL
100 MHz
83 MHz
75 MHz
3
3
10
7
5
3
2
80 MHz
-
-
3
3
8
6
5
3
2
66 MHz
55 MHz
50 MHz
2
2
7
5
3
2
1
33 MHz
27 MHz
25 MHz
1
1
4
3
2(3)
4
1(2)
5
1
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