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參數(shù)資料
| 型號(hào)： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標(biāo)量微處理器) |
| 中文描述： | 超標(biāo)量微處理器（超標(biāo)量微處理器） |
| 文件頁數(shù)： | 131/172頁 |
| 文件大小： | 1142K |
| 代理商： | LR4500 |
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Cache Configuration
8-3
Once this process is complete, you can configure the D-cache as
scratchpad RAM by programming bits DE0 and SR0 to configure
D-cache Set-0, and DE1 and SR1 to configure D-cache Set-1, as
shown in
Table 8.2
.
Table 8.2 D-cache Scratchpad RAM Configuration
Configure the I-cache as instruction RAM.
Prior to configuring Set-1 as instruction RAM, you must use cache
isolation and tag test modes to program the tag memory to contain
the desired physical addresses. In addition, you must program the
corresponding data fields to contain the instruction code which is to
remain resident in the cache. To initiate isolate cache and test tags
mode, you must set bits IsC and TAG in the CCC Register.
Once this process is complete, you can configure the I-cache as
instruction RAM by programming bits IE1 and IR1 to configure
I-cache Set-1, as shown in
Table 8.3
.
Cache Bit Settings
Configuration
DE0 or DE1
SR0 or SR1
0
X
1
1. The setting of these bits does not matter.
Disabled
1
0
Cache memory
1
1
Data Scratchpad RAM
Table 8.3 I-cache Instruction RAM Configuration
I-cache Set-1 Bit Settings
Configuration
IE1
IR1
0
X
1
1. The setting of this bit does not matter.
Disabled
1
0
Cache memory
1
1
Instruction RAM
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PDF描述 |
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