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參數(shù)資料
| 型號： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標(biāo)量微處理器) |
| 中文描述： | 超標(biāo)量微處理器（超標(biāo)量微處理器） |
| 文件頁數(shù)： | 126/172頁 |
| 文件大?。?/td> | 1142K |
| 代理商： | LR4500 |
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7-8
SCbus and Local I/O Bus Converter Module
7.4 SCbus Timeout Watchdog Timer
The SCLC module in the LR4500 has a watchdog timer that it uses to
time out SCbus transactions. The timer monitors the number of clock
cycles for each SCbus transaction generated by the CW4011. It does not
care about SCbus transactions to SCLC internal registers, or SCbus
transactions generated by the SCLC module, since these transactions
will never result in a timeout.
When the CW4011 initiates an SCbus transaction, the transaction must
be completed within 256 SCLKp clock cycles, timed from the cycle in
which SCTSSn is asserted until the cycle in which SCBRDYn or
SCBRTYn is asserted. If the transaction takes longer than 256 clock
cycles, the timer terminates the transaction by asserting SCBERRn,
which causes a bus error exception.
The LR4500 has two registers that control SCbus timeout errors. As
shown in
Figure 7.5
, they are the Error Status Register and the Error
Address Register. The status register stores bus error detect enable
(BEDE) and bus error detected (BERR) bits. The SCbus watchdog timer
starts when the BEDE bit is set. If a timeout error occurs, the timer sets
the BERR bit. During the time that BERR is set, the address register
stores the SCbus transactions address and further bus error detection is
inhibited. The SCLC can clear the bit by writing a 1 to it. A cold reset
clears both bits.
Figure 7.5 SCbus Error Address and Error Status Register Bit Format
31
31
0
0
1
BERR
Reserved(0)
Error Address [31:0]
BEDE
BEDE: Bus Error Detect Enable(1)
BERR: Bus Error was Detected
Error Address Register
Error Status Register
2
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