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參數(shù)資料
| 型號： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標(biāo)量微處理器) |
| 中文描述： | 超標(biāo)量微處理器（超標(biāo)量微處理器） |
| 文件頁數(shù)： | 151/172頁 |
| 文件大?。?/td> | 1142K |
| 代理商： | LR4500 |
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ICEport Operations
9-19
Figure 9.11 Rx and Tx Blocks
9.6.4.1 Receive (Rx) Block
ICERXp is the serial data input to the ICEport. The Rx block receives the
ICERXp signal and reads it on the rising edge of ICECLKp, which can be
used to generate both the transmit and receive data clocks, but usually
two different clocks are implemented. This is not a problem, provided the
difference between the two clock frequencies is below a certain limit, as
outlined in
Section 9.6.5, “Clock Domains and Properties.”
The Rx block is synchronized when ICERXp has been HIGH for nine bit
times (144 ICECLKp cycles) or more, which indicates that the data line
is in an idle state. The Rx block must be synchronized after power on,
reset, serial cable connection, or any other event that would alter Rx
block synchronization.
After synchronization, the Rx block begins sampling ICERXp on the
rising edge of each ICECLKp signal. When the Rx block samples a LOW
ICERXp value, the Rx block recognizes this as the start bit of a new data
frame and prepares for the serial data stream. The width of each
received bit is assumed to be 16 ICECLKp cycles, even though the clock
that generated the data for ICERXp may be different from the ICECLKp.
The value of ICERXp at the rising edge of the eighth ICECLKp is
assumed to be the value of the bit, and the bit is then received. If the
start bit is HIGH, the frame is ignored. In this case, the ICERXp LOW
value that indicated the start of the frame was accidental.
Figure 9.12
shows the Serial Bit clocking relative to ICECLKp.
ICERXp
ICETXp
ICECLKp
ICEport
Generic
Interface
SCLKp
Transmit
(Tx)
Receive
(Rx)
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