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參數(shù)資料
| 型號： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標(biāo)量微處理器) |
| 中文描述： | 超標(biāo)量微處理器（超標(biāo)量微處理器） |
| 文件頁數(shù)： | 32/172頁 |
| 文件大?。?/td> | 1142K |
| 代理商： | LR4500 |
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3-8
Programming Model
DE1
D-cache Set-1 Enable
This bit enables and disables Set-1 of the D-cache.
Setting the bit to 1 enables Set-1 and clearing it to 0
disables Set-1.
12
DS[1:0]
D-cache Size
The DS[1:0] field determines the size of each D-cache
set. The field settings are defined as follows:
[15:14]
IPWE
In-Page Write Enable
This bit enables and disables in-page write operations.
Setting the bit to 1 enables in-page write and clearing it
to 0 disables in-page write.
9
IPWS[1:0]
In-Page Write Size
The IPWS[1:0] field determines the size of the I-cache
set. The field settings are defined as follows:
[8:7]
TE
TLB Enable
This bit enables and disables the TLB. Since the LR4500
does not support a full TLB, this bit has no effect.
6
WB
Write Back
This bit defines the caching algorithm, for kseg0 It also
defines the caching algorithm for kuseg and kseg2 if
there is no TLB or if the TLB is disabled. Setting the bit
to 1 enables a write back operation and clearing the bit
to 0 enables a write through operation.
5
DS1
DS0
Cache Set Size
0
0
1 Kbyte
0
1
2 Kbyte
1
0
4 Kbyte
1
1
8 Kbyte
IPWS1
IPWS0
In-Page Write Size
0
0
1 Kbyte
0
1
2 Kbyte
1
0
4 Kbyte
1
1
8 Kbyte
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LRC1220LTC750.025R | Fractional Ohm |
| LRC | Fractional Ohm |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| LR4-550F | 功能描述:可復(fù)位保險絲 5.5A 20V 100A Imax RoHS:否 制造商:Bourns 電流額定值: 電阻:7.5 Ohms 最大直流電壓: 保持電流:0.1 A 安裝風(fēng)格:SMD/SMT 端接類型:SMD/SMT 跳閘電流:0.6 A 引線間隔: 系列:MF-PSHT 工作溫度范圍:- 40 C to + 125 C |
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