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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁(yè)數(shù)： | 74/373頁(yè) |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
18
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.1 DSP16410B Architectural
Overview
(continued)
4.1.7 System and External Memory Interface
(SEMI)
The SEMI interfaces both cores and the DMAU to
external memory and I/O devices. It interfaces directly
to pipelined synchronous ZBT
1
SRAMs and asynchro-
nous SRAMs. The SEMI also interfaces the cores and
the DMAU to the internal SLM and to memory-mapped
registers in the DMAU, PIU, SIU0, and SIU1 via the
internal system bus or S-bus (SAB and SDB). See
Section 4.14 beginning on page 99
for details.
4.1.8 Bit Input/Output Units (BIO
0—1
)
The DSP16410B provides a BIO unit for each core:
BIO0 for CORE0 and BIO1 for CORE1. Each BIO unit
provides convenient and efficient monitoring and con-
trol of seven individually configurable pins. If config-
ured as outputs, the pins can be individually set,
cleared, or toggled. If configured as inputs, individual
pins or combinations of pins can be tested for
patterns. Flags returned by the BIO can be tested by
conditional instructions. See
Section 4.9 on page 49
for details.
4.1.9 Timer Units (TIMER0_
0—1
and
TIMER1_
0—1
)
The DSP16410B provides two timer units for each
core: TIMER0_0 and TIMER1_0 for CORE0 and
TIMER0_1 and TIMER1_1 for CORE1. Each timer can
be used to provide an interrupt, either single or repeti-
tive, at the expiration of a programmed interval. More
than nine orders of magnitude of interval selection are
provided. See
Section 4.10 on page 52
for more infor-
mation.
4.1.10 Direct Memory Access Unit (DMAU)
The direct memory access unit (DMAU) manages data
transfers in the DSP16410B memory space. Data can
be moved between DSP16410B memory and peripher-
als and between different memory spaces in the
DSP16410B. Once initiated, DMAU transfers occur
without core intervention. The DMAU supports concur-
rent core execution and I/O processing. See
Section 4.13 beginning on page 63
for details.
4.1.11 Interrupt Multiplexers (IMUX
0—1
)
The DSP16410B provides an interrupt multiplexer unit
for each core: IMUX0 for CORE0 and IMUX1 for
CORE1. Each IMUX multiplexes the 26 hardware
interrupts into the 20 available hardware interrupt
requests for each core. See
Section 4.4.2 on page 28
for details.
4.1.12 Parallel Interface Unit (PIU)
The parallel interface unit (PIU) is a 16-bit parallel port
that provides a host processor direct access to the
entire DSP16410B memory system (including mem-
ory-mapped peripheral registers). See
Section 4.15
beginning on page 132
for details.
4.1.13 Serial Interface Units (SIU
0—1
)
The DSP16410B provides two identical SIUs. Each
SIU is a full-duplex, double-buffered serial port with
independent input and output frame and bit clock con-
trol. Clock and frame signals can be generated exter-
nally (passive) or by on-chip clock and frame
generation hardware (active). The SIU features multi-
ple-channel TDM mode for ST-bus (1x and 2x compati-
ble) and T1/E1 compatibility. Each SIU is provided a
DMAU interface for data transfer to memory (TPRAM0,
TPRAM1, SLM, memory-mapped registers, or external
memory) without core intervention. See
Section 4.16
beginning on page 151
for details.
4.1.14 Test Access Ports (JTAG
0—1
)
The DSP16410B provides a JTAG unit for each core:
JTAG0 for CORE0 and JTAG1 for CORE1. See
Section 4.12 on page 56
for details.
4.1.15 Hardware Development Systems
(HDS
0—1
)
The DSP16410B provides an HDS unit for each core:
HDS0 for CORE0 and HDS1 for CORE1. Each HDS is
an on-chip hardware module available for debugging
assembly-language programs that execute on the
DSP16000 core in real-time. The main capability of the
HDS is in allowing controlled visibility into the core’s
state during program execution. The HDS is enhanced
with powerful debugging capabilities such as complex
breakpointing conditions, multiple data/address watch-
point registers, and an intelligent trace mechanism for
recording discontinuities. See
Section 4.11 on page 55
for details.
1. ZBT and Zero Bus Turnaroundare trademarks of Integrated Device Technology, Inc., and the architecture is supported by Micron Technology,
Inc., and Motorola, Inc.
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