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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 210/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
154
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.2 Pin Conditioning Logic, Bit Clock Selection Logic, and Frame Sync Selection Logic
Figure 41 on page 155
diagrams the pin conditioning logic, bit clock selection logic, and frame sync selection logic.
This logic is controlled by fields in the
SCON10
,
SCON3
,
SCON2
, and
SCON1
registers as detailed in
Table 89
.
Input functional timing is described in detail in
Section 4.16.3 on page 156
. Output functional timing is described in
detail in
Section 4.16.4 on page 157
. Active clock and frame sync generation is described in detail in
Section 4.16.5 on page 158
. SIU loopback is described in detail in
Section 4.16.7 on page 165
.
Table 89. Control Register Fields for Pin Conditioning, Bit Clock Selection, and Frame Sync Selection
Field
Value
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
00
01
10
0
1
00
01
10
Description
SIOLB
SCON10
[8]
Disable SIU loopback mode.
Enable SIU loopback mode.
The SIU drives output data onto SOD on the rising edge of the output bit clock.
The SIU drives output data onto SOD on the falling edge of the output bit clock.
The output bit clock is provided externally on the SOCK pin (passive).
The output bit clock is internally generated (active).
The output frame sync is active-high.
The output frame sync is active-low.
The output frame sync is provided externally on the SOFS pin (passive).
The output frame sync is internally generated (active).
The SIU latches input data from SID on the falling edge of the output bit clock.
The SIU latches input data from SID on the rising edge of the output bit clock.
The input bit clock is provided externally on the SICK pin (passive).
The input bit clock is internally generated (active).
The input frame sync is active-high.
The input frame sync is active-low.
The input frame sync is provided externally on the SIFS pin (passive).
The input frame sync is internally generated (active).
Do not drive internally generated output frame sync onto SOFS.
Drive internally generated output frame sync onto SOFS.
Do not drive internally generated output bit clock onto SOCK.
Drive internally generated output bit clock onto SOCK.
Do not drive internally generated input frame sync onto SIFS.
Drive internally generated input frame sync onto SIFS.
Do not drive internally generated input bit clock onto SICK.
Drive internally generated input bit clock onto SICK.
Activate output section and begin output processing after next output frame sync.
Deactivate output section and initialize bit and frame counters.
Do not delay output frame sync.
Delay output frame sync by one cycle of the output bit clock.
Delay output frame sync by two cycles of the output bit clock.
Activate input section and begin input processing after next input frame sync.
Deactivate input section and initialize bit and frame counters.
Do not delay input frame sync.
Delay input frame sync by one cycle of the input bit clock.
Delay input frame sync by two cycles of the input bit clock.
OCKK
SCON10
[7]
OCKA
SCON10
[6]
OFSK
SCON10
[5]
OFSA
SCON10
[4]
ICKK
SCON10
[3]
ICKA
SCON10
[2]
IFSK
SCON10
[1]
IFSA
SCON10
[0]
OFSE
SCON3
[15]
OCKE
SCON3
[14]
IFSE
SCON3
[7]
ICKE
SCON3
[6]
ORESET
SCON2
[10]
OFSDLY[1:0]
SCON2
[9:8]
IRESET
SCON1
[10]
IFSDLY[1:0]
SCON1
[9:8]
Set this field in active mode only, i.e., if the corresponding OCKA/OFSA/ICKA/IFSA field is set.
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