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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 177/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
121
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface
(SEMI)
(continued)
4.14.6 Synchronous Memory
This section describes the functional timing and inter-
facing for external memory components that are config-
ured as synchronous. The EROM component is
synchronous if the ERTYPE pin is logic 1. The ERAM
component is synchronous if the YTYPE field
(
ECON1
[9]) is set, and the EIO component is synchro-
nous if the ITYPE field (
ECON1
[10]) is set.
ECON1
is
described in
Table 60 on page 110
.
If any of the external memory components (EROM,
ERAM, or EIO) are configured as synchronous, the
SEMI external output clock (ECKO)
must
be pro-
grammed for a frequency of f
CLK
/2 by clearing the
ECKO[1:0] field (
ECON1
[1:0]). The DSP16410B clears
the ECKO[1:0] field by default after reset.
In this section:
The designation ENABLErefers to the EROMN,
ERAMN, or EION pin.
The designation ERWNrefers to:
—The ERWN0 pin if the external data bus is config-
ured as 16 bits, i.e., if the ESIZE pin is logic low.
—The ERWN1, ERWN0, and EA0
1
pins if the exter-
nal data bus is configured as 32 bits, i.e., if the
ESIZE pin is logic high.
The designation EArefers to:
—The external address pins EA[18:0] and the exter-
nal segment address pins ESEG[3:0] if the exter-
nal data bus is configured as 16 bits, i.e., if the
ESIZE pin is logic low.
—The external address pins EA[18:1] and the exter-
nal segment address pins ESEG[3:0] if the exter-
nal data bus is configured as 32 bits, i.e., if the
ESIZE pin is logic high.
The designation EDrefers to:
—The external data pins ED[31:16] if the external
data bus is configured as 16 bits, i.e., if the ESIZE
pin is logic low.
—The external data pins ED[31:0] if the external
data bus is configured as 32 bits, i.e., if the ESIZE
pin is logic high.
4.14.6.1 Functional Timing
The following describes the functional timing for a syn-
chronous read operation (see
Figure 34 on page 122
):
1. On a rising edge of the external output clock
(ECKO), the SEMI drives the read address onto EA
and asserts ENABLE or one ECKO cycle.
2. On the rising edge of the second ECKO cycle, the
SEMI deasserts ENABLE
3. On the rising edge of the third ECKO cycle, a new
access can begin because synchronous accesses
are pipelined.
4. On the rising edge of the fourth ECKO cycle, the
SEMI latches the data from ED
The following describes the functional timing for a syn-
chronous write operation (see
Figure 34 on page 122
):
1. On a rising edge of the external output clock
(ECKO), the SEMI drives the write address onto EA
and asserts ERWNand ENABLE or one ECKO
cycle.
2. On the rising edge of the second ECKO cycle, the
SEMI deasserts ENABLEand ERWN
3. On the rising edge of the third ECKO cycle, a new
access can begin because synchronous accesses
are pipelined. On this edge, the SEMI drives ED
with the write data for one ECKO cycle.
4. On the rising edge of the fourth cycle, the external
memory latches the data from ED
1. The EA0 pin is a strobe only if the bus is configured for 32 bits and the memory is configured as synchronous.
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