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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 313/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
257
8 Signal Descriptions
(continued)
8.1 System Interface
The system interface consists of the clock, interrupt,
and reset signals for the processor.
RSTN—Device Reset:
Negative assertion input. A
high-to-low transition causes the processor to enter the
reset state. See
Section 4.3 on page 23
for details.
CKI—Input Clock:
The CKI input buffer drives the
internal clock (CLK) directly or drives the on-chip PLL
(see
Section 4.17 on page 197
). The PLL allows the
CKI input clock to be at a lower frequency than the
internal clock.
ECKO—Programmable Clock Output:
Buffered out-
put clock with options programmable via the
ECON1
register (see
Table 60 on page 110
). The selectable
ECKO options are as follows:
CLK/2: A free-running output clock at half the fre-
quency of the internal clock. This setting is required
for a synchronous memory interface on SEMI. (This
is the default selection after reset.)
CLK: A free-running output clock at the frequency of
the internal clock.
CKI: Clock input pin.
ZERO: A constant logic 0 output.
INT[3:0]—External Interrupt Requests:
Positive
assertion inputs. Hardware interrupts to the
DSP16410B are edge-sensitive, enabled via the
inc0
register (see
Table 149 on page 238
). If enabled and
asserted properly with no equal- or higher-priority inter-
rupts being serviced, each hardware interrupt causes
the core to vector to the memory location described in
Table 9 on page 33
. If an INT[3:0] pin is asserted for at
least the minimum required assertion time (see
Section 11.7 on page 283
), the corresponding external
interrupt request is recorded in the
ins
register (see
Table 150 on page 239
). If both INT0 and RSTN are
asserted, all output and bidirectional pins are put in a
3-state condition except TDO, which 3-states by JTAG
control.
TRAP—TRAP/Breakpoint Indication:
Positive pulse
assertion input/output. If asserted, the processor is put
into the trap condition, which normally causes a branch
to the location
vbase
+ 4. Although normally an input,
this pin can be configured as an output by the HDS
block. As an output, the pin can be used to signal an
HDS breakpoint in a multiple processor environment.
8.2 BIO Interface
IO0BIT[6:0]—BIO Signals:
Input/Output. Each of
these pins can be independently configured via soft-
ware as either an input or an output by CORE0. As
outputs, they can be independently set, toggled, or
cleared. As inputs, they can be tested independently
or in combinations for various data patterns.
IO1BIT[6:0]—BIO Signals:
Input/Output. Each of
these pins can be independently configured via soft-
ware as either an input or an output by CORE1. As
outputs, they can be independently set, toggled, or
cleared. As inputs, they can be tested independently
or in combinations for various data patterns.
8.3 System and External Memory Interface
ED[31:0]—Bidirectional 32-bit External Data Bus:
Input/output. The external data bus operates as a
16-bit or 32-bit data bus, as determined by the state of
the ESIZE pin:
If defined as a 16-bit bus (ESIZE = 0), the SEMI uses
ED[31:16] and 3-states ED[15:0]. If the cores or the
DMAU attempt to initiate a 32-bit transfer to or from
external memory, the SEMI performs two 16-bit
transfers.
If defined as a 32-bit bus (ESIZE = 1), the SEMI uses
ED[31:0]. If the cores or the DMAU attempt to initiate
a 16-bit transfer, the SEMI drives ED[31:16] for
accesses to an even address or ED[15:0] for
accesses to an odd address.
If the SEMI is not performing an external access, it
3-states ED[31:0]. If the EYMODE pin is tied high,
ED[31:0] are statically configured as outputs (see
description of EYMODE below).
EYMODE—External Data Bus Mode:
Input. This pin
determines the mode of the external data bus. It must
be static and tied to V
SS
(if the SEMI is used) or V
DD
2
(if the SEMI is not used). If EYMODE = 0, the external
data bus pins ED[31:0] are statically configured as out-
puts (regardless of the state of RSTN) and must not be
connected externally. If EYMODE = 1, external pull-up
resistors are not needed on ED[31:0]. See
Section 10.1 on page 269
for details.
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