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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 217/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
161
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.5 Clock and Frame Sync Generation
(continued)
Table 90. A Summary of Bit Clock and Frame Sync Control Register Fields
Bit Field
Register
AGRESET
SCON12
[15]
AGSYNC
SCON12
[14]
Description
Enables the internal active clock divider/generator.
Enables synchronization of the internal active clock generator to SIFS. If set,
AGEXT must also be set. This feature is enabled for 2x ST-bus operation.
Defines the active level of the external clock source, SCK.
Defines the clock source to the internal clock divider/generator (either the DSP
CLK or external SCK pin).
Defines the clock divider ratio for the internal generation of frame syncs (active
mode).
Defines the clock divider ratio for the internal generation of bit clocks (active
mode).
Enables SIU loopback mode. See
Section 4.16.7 on page 165
.
Defines the active level of the SOCK pin.
Defines SOCK as internally (active mode, SOCK is an output) or externally (pas-
sive mode, SOCK is an input) generated.
Defines the active level of the SOFS pin.
Defines SOFS as internally (active mode, SOFS is an output) or externally (pas-
sive mode, SOFS is an input) generated.
Defines the active level of the SICK pin.
Defines SICK as internally (SICK is an output) or externally (SICK is an input)
generated.
Defines the active level of the SIFS pin.
Defines SIFS as internally (active mode, SIFS is an output) or externally (passive
mode, SIFS is an input) generated.
For active mode SIFS, this bit determines if the SIFS pin is driven as an output.
For active mode SICK, this bit determines if the SICK pin is driven as an output.
For active mode SOFS, this bit determines if the SOFS pin is driven as an output.
For active mode SOCK, this bit determines if the SOCK pin is driven as an output.
If set, the SIU stretches the high phase of the internally generated input bit clock,
ICK, by one SCK phase to provide additional serial input data setup (capture)
time. This feature is valid only if AGEXT = 1 and ICKA = 1.
SCKK
AGEXT
SCON12
[13]
SCON12
[12]
AGFSLIM[10:0]
SCON12
[10:0]
AGCKLIM[7:0]
SCON11
[7:0]
SIOLB
OCKK
OCKA
SCON10
[8]
SCON10
[7]
SCON10
[6]
OFSK
OFSA
SCON10
[5]
SCON10
[4]
ICKK
ICKA
SCON10
[3]
SCON10
[2]
IFSK
IFSA
SCON10
[1]
SCON10
[0]
IFSE
ICKE
OFSE
OCKE
I2XDLY
SCON3
[7]
SCON3
[6]
SCON3
[15]
SCON3
[14]
SCON1
[11]
The combination of passive output bit clock (OCKA = 0) and active output frame sync (OFSA = 1) is not supported. The combination of pas-
sive input bit clock (ICKA = 0) and active input frame sync (IFSA = 1) is not supported.
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