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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 165/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
109
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface (SEMI)
(continued)
4.14.4 Registers
(continued)
4.14.4.1 ECON0 Register
ECON0
determines the setup, hold, and assertion times for the three external memory component enables. The
programmer needs to use the
ECON0
register only if one or more of the external memory components (ERAM,
EROM, or EIO) is configured as asynchronous (see
Section 4.14.4.2 on page 110
and
Section 4.14.1.1 on
page 101
).
Table 59. ECON0 (External Control 0) Register
The memory address for this register is 0x40000.
15
14
WHOLD
RHOLD
13
12
11—8
7—4
3—0
WSETUP
RSETUP
IATIME[3:0]
YATIME[3:0]
XATIME[3:0]
Bit
Field
Value
Description
R/W Reset
Value
R/W
15
WHOLD
0
1
The SEMI does not extend the write cycle.
The SEMI extends the write cycle for one CLK cycle, applies the target address,
deasserts all enables, deasserts all write strobes, and 3-states ED[31:0].
The SEMI does not extend the read cycle.
The SEMI extends the read cycle for one CLK cycle, applies the target address,
and deasserts all enables.
The SEMI does not delay the assertion of the write strobe, the memory enable,
and the assertion of ED[31:0] for write operations.
The SEMI delays the assertion of the write strobe, the memory enable, and
ED[31:0] during a write cycle for one CLK cycle. During the setup time, the SEMI
applies the target address to EA[18:0], deasserts all enables and ERWN signals,
and 3-states ED[31:0].
The SEMI does not delay the assertion of the memory enable for read operations. R/W
The SEMI delays the assertion of the memory enable during a read cycle for one
CLK cycle. During the setup time, the SEMI applies the target address to
EA[18:0], deasserts all enables and ERWN signals, and 3-states ED[31:0].
IATIME[3:0] 0—15 The duration in CLK cycles (1—15) that the SEMI asserts EION for an asynchro-
nous access to the EIO component. A value of 0 or 1 corresponds to a 1 CLK
cycle assertion time.
YATIME[3:0] 0—15 The duration in CLK cycles (1—15) that the SEMI asserts ERAMN for an asyn-
chronous access to the ERAM component. A value of 0 or 1 corresponds to a 1
CLK cycle assertion time.
XATIME[3:0] 0—15 The duration in CLK cycles (1—15) that the SEMI asserts EROMN for an asyn-
chronous access to the EROM component. A value of 0 or 1 corresponds to a 1
CLK cycle assertion time.
0
14
RHOLD
0
1
R/W
0
13
WSETUP
0
R/W
0
1
12
RSETUP
0
1
0
11—8
R/W
0xF
7—4
R/W
0xF
3—0
R/W
0xF
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