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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 72/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
16
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.1 DSP16410B Architectural Overview
(continued)
Table 1. DSP16410B Block Diagram Legend
Symbol
BIO
0—1
cbit
CLK
CORE0
CORE1
DDO
DMAU
DPI
DSI0
DSI1
HDS
0—1
ID
Description
Bit I/O Units. One for each core.
16-Bit BIO Control Register.
Internal Clock Signal.
DSP16000 Core—System Master.
DSP16000 Core—System Slave.
DMA Data Out. (For transferring data from DMAU to PIU, SIU0, and SIU1.)
Direct Memory Access Unit.
DMA Parallel In. (For transferring 16-bit data from PIU to DMAU.)
DMA Serial Data In Zero. (For transferring data from SIU0 to DMAU.)
DMA Serial Data In One. (For transferring data from SIU1 to DMAU.)
Hardware Development Systems. One for each core.
JTAG Port Identification Register Accessible Via the JTAG Port. One for each of the two JTAG
0—1
ports.
Internal Data Bus. One for each core.
16-Bit IMUX Control Register.
Interrupt Multiplexers. One for each core; selects ten interrupts from DMAU, SIU0, SIU1, PIU, INT[3:0],
TIMER
0—1
, and MGU.
Internal Read-Only Memories (one for each core) for Boot and HDS Code.
32-Bit JTAG Test Register.
JTAG Test Ports. One for each core.
16-Bit Core-to-Core Message Input Register.
16-Bit Core-to-Core Message Output Register.
Core-to-Core Messaging Unit. One for each core.
27-Bit Parallel Address Bus. (For DMAU/PIU communications.)
16-Bit Processor ID Register (CORE0: 0x0000; CORE1: 0x0001).
Parallel Interface Unit. (16-bit parallel host interface.)
16-Bit Phase-Lock Loop Control Register.
16-Bit Phase-Lock Loop Frequency Control Register.
16-Bit Phase-Lock Loop Delay Control Register.
20-Bit System Address Bus. Address for system bus (S-bus) accesses.
16-Bit BIO Status/Control Register.
32-Bit System Data Bus. Data for system bus (S-bus) accesses.
System and External Memory Interface.
16-Bit Signal Register for Core-to-Core Communication.
Serial Input/Output Unit Zero.
Serial Input/Output Unit One.
2 Kword Shared Local Memory.
16-Bit Timer Running Count Register for TIMER0.
Programmable Timer 0 for CORE0.
Programmable Timer 0 for CORE1.
16-Bit Timer Control Register for TIMER0.
16-Bit Timer Running Count Register for TIMER1.
Programmable Timer 1 for CORE0.
Programmable Timer 1 for CORE1.
16-Bit Timer Control Register for TIMER1.
IDB
imux
IMUX
0—1
IROM
0—1
jiob
JTAG
0—1
mgi
mgo
MGU
0—1
PAB
pid
PIU
pllcon
pllfrq
plldly
SAB
sbit
SDB
SEMI
signal
SIU0
SIU1
SLM
timer0
TIMER0_0
TIMER0_1
timer0c
timer1
TIMER1_0
TIMER1_1
timer1c
相關PDF資料 |
PDF描述 |
|---|---|
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| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
| DSP25-16A | Phase-leg Rectifier Diode |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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