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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 182/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
126
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface
(SEMI)
(continued)
4.14.7 Performance
(continued)
4.14.7.2 External Memory, Asynchronous Interface
External Accesses by Either Core, 32-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by either core to asynchronous
memory with the external data bus configured as 32-bit
(the ESIZE pin is logic high):
READS
—For the cores, 16-bit and 32-bit aligned exter-
nal asynchronous memory reads occur with a minimum
period of the enable assertion time (as programmed in
ATIME ), plus a one CLK cycle enforced hold time, plus
three CLK cycles for the SEMI pipeline to complete the
core access. This assumes that RSETUP and RHOLD
are cleared. The core treats misaligned 32-bit reads as
two separate 16-bit reads requiring two complete SEMI
accesses.
The core read access time for a 32-bit data bus is the
following:
[ATIME+ 4 + RSETUP + RHOLD]
×
misaligned
×
T
CLK
where:
misaligned= 1 for 16-bit and aligned 32-bit
accesses.
misaligned= 2 for misaligned 32-bit accesses.
WRITES
—For the cores, 16-bit and 32-bit aligned
asynchronous memory writes can occur with a mini-
mum period of the enable assertion time (as pro-
grammed in ATIME ), plus a one CLK cycle enforced
setup time, plus a one CLK cycle enforced hold time.
This assumes that WSETUP and WHOLD are cleared.
Unlike read cycles, the core does not wait for the SEMI
pipeline to complete the access, so the three CLK cycle
pipeline delay is not incurred on core writes. The core
treats misaligned 32-bit writes as two separate 16-bit
writes requiring two complete SEMI accesses.
The core write access time for a 32-bit data bus is the
following:
[ATIME+ 2 + WSETUP + WHOLD]
×
misaligned
×
T
CLK
where misaligned has the same definition as for reads.
External Accesses by the DMAU, 32-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by a DMAU MMT channel to asyn-
chronous memory with the external data bus config-
ured as 32-bit (the ESIZE pin is logic high):
READS
—For the DMAU MMT channels with
SLKA = 1, 16-bit and 32-bit aligned external asynchro-
nous memory reads (with corresponding writes to inter-
nal TPRAM) occur with a minimum period of the enable
assertion time (as programmed in ATIME ) plus a one
CLK cycle enforced hold time. This assumes that
RSETUP and RHOLD are cleared. Misaligned 32-bit
reads are
not
permitted.
The DMAU read access time for a 32-bit data bus with
SLKA = 1 is the following:
[ATIME+ 1 + RSETUP + RHOLD]
×
T
CLK
WRITES
—For the DMAU MMT channels with
SLKA = 1, 16-bit and 32-bit aligned asynchronous
memory writes (with corresponding reads from internal
TPRAM) can occur with a minimum period of the
enable assertion time (as programmed in ATIME ), plus
a one CLK cycle enforced setup time, plus a one CLK
cycle enforced hold time. This assumes that WSETUP
and WHOLD are cleared. Misaligned 32-bit writes are
not
permitted.
The DMAU write access time for a 32-bit data bus with
SLKA = 1 is the following:
[ATIME+ 2 + WSETUP + WHOLD]
×
T
CLK
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