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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 63/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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List of Figures
Figure
Page
Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
7
Figure 1.
Figure 2.
Figure 3.
Figure 4.
Figure 5.
Figure 6.
Figure 7.
Figure 8.
Figure 9.
Figure 10. Interleaved Internal TPRAM..............................................................................................................43
Figure 11. Example Memory Arrangement.........................................................................................................43
Figure 12. Interprocessor Communication Logic in MGU0 and MGU1 ..............................................................45
Figure 13. Timer Block Diagram.........................................................................................................................53
Figure 14. TCS 14-Pin Connector ......................................................................................................................57
Figure 15. JCS 20-Pin Connector.......................................................................................................................58
Figure 16. HDS 9-Pin Connector........................................................................................................................59
Figure 17. Typical Multiprocessor JTAG Connection with Single Scan Chain ...................................................60
Figure 18. DMAU Interconnections and Channels .............................................................................................64
Figure 19. DMAU Block Diagram........................................................................................................................65
Figure 20. One-Dimensional Data Structure for Buffering n Channels...............................................................82
Figure 21. Two-Dimensional Data Structure for Double-Buffering nChannels ..................................................83
Figure 22. Memory-to-Memory Block Transfer...................................................................................................85
Figure 23. Example of a Two-Dimensional Double-Buffered Data Structure .....................................................94
Figure 24. Example of One-Dimensional Data Structure....................................................................................96
Figure 25. Memory-to-Memory Block Transfer...................................................................................................98
Figure 26. SEMI Interface Block Diagram ..........................................................................................................99
Figure 27. Asynchronous Memory Cycles........................................................................................................114
Figure 28. Asynchronous Memory Cycles (RSETUP = 1, WSETUP = 1) ........................................................115
Figure 29. Asynchronous Memory Cycles (RHOLD = 1, WHOLD = 1) ............................................................116
Figure 30. Use of ERDY Pin to Extend Asynchronous Accesses.....................................................................117
Figure 31. Example of Using the ERDY Pin.....................................................................................................118
Figure 32. 32-Bit External Interface with 16-Bit Asynchronous SRAMs ...........................................................120
Figure 33. 16-Bit External Interface with 16-Bit Asynchronous SRAMs ...........................................................120
Figure 34. Synchronous Memory Cycles..........................................................................................................122
Figure 35. 16-Bit External Interface with 16-Bit Pipelined, Synchronous ZBTSRAMs ....................................123
Figure 36. 32-Bit External Interface with 32-Bit Pipelined, Synchronous ZBTSRAMs ....................................124
Figure 37. 32-Bit
PA
Register Host and Core Access ......................................................................................135
Figure 38. PIU Functional Timing for a Data Read and Write Operation..........................................................141
Figure 39. PIU Functional Timing for a Register Read and Write Operation....................................................143
Figure 40. SIU Block Diagram..........................................................................................................................152
Figure 41. Pin Conditioning Logic, Bit Clock Selection Logic, and Frame Sync Selection Logic .....................155
Figure 42. Default Serial Input Functional Timing.............................................................................................156
Figure 43. Default Serial Output Functional Timing..........................................................................................157
Figure 44. Frame Sync to Data Delay Timing...................................................................................................160
Figure 45. Clock and Frame Sync Generation with External Clock and Synchronization
(AGEXT = AGSYNC = IFSA = IFSK = 1 and Timing Requires No Resynchronization)..................163
Figure 46. Clock and Frame Sync Generation with External Clock and Synchronization
(AGEXT = AGSYNC = IFSA = IFSK = 1 and Timing Requires Resynchronization)........................164
Figure 47. Basic Frame Structure.....................................................................................................................165
Figure 48. Basic Frame Structure with Idle Time..............................................................................................166
Figure 49. Channel Mode on a 128-Channel Frame........................................................................................168
DSP16410B Block Diagram ..............................................................................................................15
DSP16000 Core Block Diagram........................................................................................................21
CORE0 and CORE1 Interrupt Logic Block Diagram .........................................................................26
IMUX Block Diagram .........................................................................................................................29
Functional Timing for INT[3:0] and TRAP..........................................................................................34
X-Memory Map..................................................................................................................................39
Y-Memory Maps................................................................................................................................40
Z-Memory Maps ................................................................................................................................41
Internal I/O Memory Map...................................................................................................................42
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