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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁數(shù)： | 183/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
127
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface
(SEMI)
(continued)
4.14.7 Performance
(continued)
4.14.7.2 External Memory, Asynchronous
Interface
(continued)
External Accesses by Either Core, 16-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by either core to asynchronous
memory with the external data bus configured as 16-bit
(the ESIZE pin is logic low):
READS
—For the cores, 16-bit external asynchronous
memory reads occur with a minimum period of the
enable assertion time (as programmed in ATIME ), plus
a one CLK cycle enforced hold time, plus three CLK
cycles for the SEMI pipeline to complete the core
access. This assumes that RSETUP and RHOLD are
cleared. The SEMI coordinates two separate accesses
for aligned 32-bit reads, adding two CLK cycles to the
above description. The core treats misaligned 32-bit
reads as two separate 16-bit reads requiring two com-
plete SEMI accesses.
The core read access time for a 16-bit data bus is the
following:
[ATIME+ aligned+ RSETUP + RHOLD]
×
misaligned
×
T
CLK
where:
aligned= 4 and misaligned= 1 for 16-bit accesses.
aligned= 6 and misaligned= 1 for 32-bit aligned
accesses.
aligned= 4 and misaligned= 2 for 32-bit misaligned
accesses.
WRITES
—For the cores, 16-bit asynchronous memory
writes can occur with a minimum period of the enable
assertion time (as programmed in ATIME ), plus a one
CLK cycle enforced setup time, plus a one CLK cycle
enforced hold time. This assumes that WSETUP and
WHOLD are cleared. Unlike read cycles, the core does
not wait for the SEMI pipeline to complete the access,
so the three CLK cycle pipeline delay is not incurred on
core writes. The SEMI coordinates and treats aligned
32-bit writes as two separate accesses. The core
treats misaligned 32-bit writes as two separate 16-bit
writes requiring two complete SEMI accesses.
The core write access time for a 16-bit data bus is the
following:
[ATIME+ 2 + WSETUP + WHOLD]
×
longword
×
T
CLK
where:
longword = 1 for 16-bit accesses.
longword = 2 for 32-bit accesses.
External Accesses by the DMAU, 16-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by a DMAU MMT channel to asyn-
chronous memory with the external data bus config-
ured as 16-bit (the ESIZE pin is logic low):
READS
—For the DMAU MMT channels with
SLKA = 1, 16-bit external asynchronous memory reads
(with corresponding writes to internal TPRAM) occur
with a minimum period of the enable assertion time (as
programmed into ATIME ) plus a one CLK cycle
enforced hold time. This assumes that RSETUP and
RHOLD are cleared. The SEMI coordinates and treats
aligned 32-bit reads as two separate accesses. Mis-
aligned 32-bit reads are
not
permitted.
The DMAU read access time for a 16-bit data bus with
SLKA = 1 is the following:
[ATIME+ 1 + RSETUP + RHOLD]
×
longword
×
T
CLK
where:
longword = 1 for 16-bit accesses.
longword = 2 for 32-bit aligned accesses.
WRITES
—For the DMAU MMT channels with
SLKA = 1, 16-bit asynchronous memory writes (with
corresponding reads from internal TPRAM) can occur
with a minimum period of the enable assertion time (as
programmed in ATIME ), plus a one CLK cycle
enforced setup time, plus a one CLK cycle enforced
hold time. This assumes that WSETUP and WHOLD
are cleared. The SEMI coordinates and treats aligned
32-bit writes as two separate accesses. Misaligned
32-bit writes are
not
permitted.
The DMAU write access time for a 16-bit data bus with
SLKA = 1 is the following:
[ATIME+ 2 + WSETUP + WHOLD]
×
longword
×
T
CLK
where longword has the same meaning as for DMAU
reads.
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