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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁(yè)數(shù)： | 254/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
198
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.18 Clock Synthesis
Figure 55
is a block diagram of the clock synthesizer, or
phase-lock loop (PLL). CORE0 enables, selects, and
configures the PLL by writing to three registers,
pllcon
,
pllfrq
, and
plldly
(see
Section 4.18.3 on page 199
).
pllcon
is used to enable and select the PLL clock syn-
thesizer (see
Section 4.17
).
pllfrq
determines the fre-
quency multiplier of the PLL (see
Section 4.18.1
).
Before selecting the PLL as the clock source, the user
program must first enable (power up) the PLL by set-
ting the PLLEN field (
pllcon
[1]) and then wait for the
PLL to lock.
plldly
is used for PLL LOCK flag genera-
tion (see
Section 4.18.2
).
4.18.1 PLL Operating Frequency
The PLL-synthesized clock frequency is determined by
the fields of the
pllfrq
register. The synthesized clock
frequency is calculated as:
In the formula above, f
SYN
is the frequency of the clock
generated by the PLL, (M + 2) is the frequency multi-
plier, (D + 2) is the feedback divisor, and f(OD) is the
output frequency divisor. The values of M, D, and f(OD)
are determined by the M[8:0], D[4:0], and OD[1:0]
fields of
pllfrq
as defined in
Table 123 on page 199
.
Table 183 on page 277
specifies the minimum and
maximum values for the input clock frequency (f
CKI
),
the divided input clock frequency (f
CKI
/(D + 2)), and the
VCO output frequency (f
VCO
). The values of M, D, and
f(OD) must be chosen to meet these requirements.
4.18.2 PLL LOCK Flag Generation
The DSP16410B does not provide a PLL-generated
status flag that indicates when the PLL has locked.
Instead, a user-programmable register,
plldly
(
Table 124 on page 199
), and an associated delay
counter is used for this purpose. If the
pllcon
register is
written to enable the PLL, the delay counter is loaded
with the value in
plldly
. The PLL decrements this
counter for each subsequent cycle of the DSP input
clock (CKI). When the counter reaches zero, the LOCK
status flag is asserted. The state of the LOCK flag can
be tested by conditional instructions (
Section 6.1.1
)
and is also visible in the
alf
register (
Table 140 on
page 232
). The LOCK flag is cleared by a device reset
or a write to the
pllcon
register.
The PLL requires 0.5 ms to achieve lock. The applica-
tion software should set the
plldly
register to a value
that produces a minimum delay of 0.5 ms. The register
setting needed to achieve this delay is dependent on
the frequency of the input clock (CKI). The pro-
grammed value for
plldly
that results in a countdown
delay of 0.5 ms is the following:
plldly
= 500 x f
CKI
where f
CKI
is the input clock frequency in MHz.
See
Section 4.18.4
for PLL programming examples
that include the use of
plldly
.
Figure 55. Clock Synthesizer (PLL) Block Diagram
f
SYN
f
CKI
M
2
)
D
+
(
)
f OD
)
-------------------+
=
PLL
f
CKI
D
M
÷
(M + 2)
÷(
D + 2)
PHASE
DETECTOR
CHARGE
PUMP
VCO
CKI
f
SYN
PLLEN
(pllcon[1])
(pllfrq[13:9])
(pllfrq[8:0])
÷
f(OD)
OD
(pllfrq[15:14])
f
VCO
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