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參數(shù)資料
| 型號(hào)： | DSP16410 |
| 元件分類(lèi)： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點(diǎn) DSP |
| 文件頁(yè)數(shù)： | 147/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
91
4 Hardware Architecture
(continued)
4.13 Direct Memory Access Unit (DMAU)
(continued)
4.13.7 Interrupts and Priority Resolution
The DMAU provides information to both cores of the DSP16410B in the form of status and interrupts. A core can
determine status by reading the DMAU’s memory-mapped
DSTAT
register, which reflects the current state of any
DMAU channel. The field definitions for
DSTAT
are defined in
Table 30 on page 68
.
A core can configure the DMAU interrupts by programming the corresponding SIGCON[2:0] field
(
CTL
0—3
[3:1]—
Table 34 on page 73
and
CTL
4—5
[3:1]—see
Table 36 on page 75
). Several DMAU interrupt
signals are multiplexed to each core, so not all DMAU interrupt requests can be monitored by a core simulta-
neously. Refer to
Section 4.4.2
regarding the interrupt multiplexer, IMUX.
Table 50
provides a list of the DMAU
interrupt signals and their description.
Table 50. DMAU Interrupts
DMAU Channel
SWT0
Description
The SIGCON[2:0] field of the channel’s
CTL
0—5
register determines the condition under which the DMAU asserts the interrupt. See
Table 34 on
page 73
for a description of
CTL
0—3
or
Table 36 on page 75
for a description of
CTL
4—5
).
DSP Core Interrupt Name
DSINT0
DDINT0
DSINT1
DDINT1
DSINT2
DDINT2
DSINT3
DDINT3
DMINT4
DMINT5
SIU0 source (output) transaction complete
SIU0 destination (input) transaction complete
SIU0 source (output) transaction complete
SIU0 destination (input) transaction complete
SIU1 source (output) transaction complete
SIU1 destination (input) transaction complete
SIU1 source (output) transaction complete
SIU1 destination (input) transaction complete
Memory-to-memory transfer complete
Memory-to-memory transfer complete
SWT1
SWT2
SWT3
MMT4
MMT5
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