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參數(shù)資料
| 型號： | DSP16410 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-bit fixed point DSP with Flash |
| 中文描述： | 具有閃存的 16 位定點 DSP |
| 文件頁數(shù)： | 248/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410 |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
192
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.15 Registers
(continued)
Table 113. SCON12 (SIU Input/Output Active Frame Sync Control) Register
The memory address for this register is 0x43018 for SIU0 and 0x44018 for SIU1.
15
14
13
AGRESET
AGSYNC
SCKK
12
11
10—0
AGEXT
Reserved
AGFSLIM[10:0]
Bit
Field
Value
Description
R/W Reset
Value
R/W
15
AGRESET
0
1
0
Activate the active clock and frame sync generator.
Deactivate the active clock and frame sync generator.
Do not synchronize the active generated input and output bit clocks to an
external source.
Configure the external input frame sync (SIFS) pin as an input and synchro-
nize the active generated input and output bit clocks to SIFS.
Do not invert the SCK pin before applying it to the active clock generator, i.e.,
if SCK is selected as the active clock source
, the rising edge of the active
generated input and output bit clocks is generated by the rising edge of SCK.
Invert the SCK pin before applying it to the active clock generator, i.e., if SCK
is selected as the active clock source
, the rising edge of the active generated
input and output bit clocks is generated by the falling edge of SCK.
Set this
bit only if AGEXT is also set.
The processor clock (CLK) is the clock source for the active clock and frame
sync generator.
The SCK pin (modified according to SCKK) is the clock source for the active
clock and frame sync generator.
Reserved—write with zero.
10—0 AGFSLIM[10:0]
0—2047 Active frame sync divide ratio—controls the period and duty cycle of the
active generated frame syncs (IFS and OFS).
The period of IFS and OFS (T
AGFS
) is the following:
T
AGFS
= T
AGCK
×
(max(1, AGFSLIM[10:0]) + 1)
where T
AGCK
is the period of the clock source
§
for IFS and OFS.
The high and low times of IFS and OFS (T
AGFSH
and T
AGFSL
) are as follows:
T
AGFSH
= T
AGCK
×
int((max(1, AGFSLIM[10:0]) + 1)
÷
2)
T
AGFSL
= T
AGCK
×
int((max(1, AGFSLIM[10:0]) + 2)
÷
2)
where T
AGCK
is the period of the clock source
§
for IFS and OFS and int( ) is
the integer function (truncation).
The following table illustrates examples:
1
14
AGSYNC
R/W
0
1
13
SCKK
0
R/W
0
1
12
AGEXT
0
R/W
0
1
11
Reserved
0
R/W
R/W
0
0
If the IRESET field (
SCON1
[10]) or ORESET field (
SCON2
[10]) is cleared, do not change the value in this field.
SCK is selected as the clock source for the active clock generator if AGEXT is 1.
§ The clock source is the active generated bit clock with period T
AGCK
.
Frame Sync
Period
T
AGFS
16
×
T
AGCK
17
×
T
AGCK
2048
×
T
AGCK
High Time
Low Time
AGFSLIM[7:0]
15
16
2047
T
AGFSH
8
×
T
AGCK
8
×
T
AGCK
1024
×
T
AGCK
T
AGFSL
8
×
T
AGCK
9
×
T
AGCK
1024
×
T
AGCK
相關PDF資料 |
PDF描述 |
|---|---|
| DSP25-16AR | Phase-leg Rectifier Diode |
| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
| DSP25-16A | Phase-leg Rectifier Diode |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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