參數(shù)資料
型號： DSP16410
元件分類： 數(shù)字信號處理
英文描述： 16-bit fixed point DSP with Flash
中文描述： 具有閃存的 16 位定點 DSP
文件頁數(shù)： 64/373頁
文件大?。?/td> 5643K
代理商： DSP16410
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List of Figures
(continued)
Data Sheet
June 2001
DSP16410B Digital Signal Processor
Figure
Page
8
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
Figure 50. Subframe and Channel Selection in Channel Mode........................................................................173
Figure 51. Generating Interrupts on Subframe Boundaries..............................................................................175
Figure 52. ST-Bus Single-Rate Clock...............................................................................................................180
Figure 53. ST-Bus Double-Rate Clock .............................................................................................................180
Figure 54. Internal Clock Selection Logic.........................................................................................................197
Figure 55. Clock Synthesizer (PLL) Block Diagram..........................................................................................198
Figure 56. Power Management and Clock Distribution ....................................................................................203
Figure 57. Interpretation of the Instruction Set Summary Table.......................................................................208
Figure 58. DSP16410B Program-Accessible Registers for Each Core............................................................225
Figure 59. Example Memory-Mapped Registers..............................................................................................228
Figure 60. 208-Ball PBGA Package Ball Grid Array Assignments (See-Through Top View)...........................250
Figure 61. 256-Ball EBGA Package Ball Grid Array Assignments (See-Through Top View)...........................253
Figure 62. DSP16410B Pinout by Interface......................................................................................................256
Figure 63. Plot of V
OH
vs. I
OH
Under Typical Operating Conditions .................................................................268
Figure 64. Plot of V
OL
vs. I
OL
Under Typical Operating Conditions...................................................................268
Figure 65. Analog Supply Bypass and Decoupling Capacitors ........................................................................270
Figure 66. Power Supply Sequencing Recommendations ...............................................................................274
Figure 67. Power Supply Example ...................................................................................................................275
Figure 68. Reference Voltage Level for Timing Characteristics and Requirements for Inputs and Outputs ....276
Figure 69. I/O Clock Timing Diagram ...............................................................................................................279
Figure 70. Powerup and Device Reset Timing Diagram ..................................................................................280
Figure 71. Reset Synchronization Timing.........................................................................................................281
Figure 72. JTAG I/O Timing Diagram ..............................................................................................................282
Figure 73. Interrupt and Trap Timing Diagram .................................................................................................283
Figure 74. Write Outputs Followed by Read Inputs (
cbit
=
IMMEDIATE
;
a1
=
sbit
) Timing Characteristics ...284
Figure 75. Enable and Write Strobe Transition Timing.....................................................................................285
Figure 76. Timing Diagram for EREQN and EACKN........................................................................................286
Figure 77. Asynchronous Read Timing Diagram (RHOLD = 0 and RSETUP = 0)...........................................287
Figure 78. Asynchronous Write Timing Diagram (WHOLD = 0, WSETUP = 0)................................................288
Figure 79. Synchronous Read Timing Diagram (Read-Read-Write Sequence)...............................................289
Figure 80. Synchronous Write Timing Diagram................................................................................................290
Figure 81. ERDY Pin Timing Diagram..............................................................................................................291
Figure 82. Host Data Write to PDI Timing Diagram..........................................................................................292
Figure 83. Host Data Read from PDO Timing Diagram....................................................................................293
Figure 84. Host Register Write (
PAH
,
PAL
,
PCON
, or
HSCRATCH
) Timing Diagram .....................................294
Figure 85. Host Register Read (
PAH
,
PAL
,
PCON
, or
DSCRATCH
) Timing Diagram.....................................295
Figure 86. SIU Passive Frame and Channel Mode Input Timing Diagram.......................................................296
Figure 87. SIU Passive Frame Mode Output Timing Diagram .........................................................................297
Figure 88. SIU Passive Channel Mode Output Timing Diagram ......................................................................298
Figure 89. SCK External Clock Source Input Timing Diagram.........................................................................299
Figure 90. SIU Active Frame and Channel Mode Input Timing Diagram..........................................................300
Figure 91. SIU Active Frame Mode Output Timing Diagram............................................................................302
Figure 92. SIU Active Channel Mode Output Timing Diagram.........................................................................303
Figure 93. ST-Bus 2x Input Timing Diagram ....................................................................................................304
Figure 94. ST-Bus 2x Output Timing Diagram..................................................................................................305
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