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參數(shù)資料
| 型號： | Am79C965A |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | PCnet?-32 Single-Chip 32-Bit Ethernet Controller |
| 中文描述： | PCnet？-32單芯片32位以太網(wǎng)控制器 |
| 文件頁數(shù)： | 83/228頁 |
| 文件大小： | 1681K |
| 代理商： | AM79C965A |
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Am79C965A
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serted during the LCLK that precedes the assertion of
BRDY. In this particular case, in order to maintain zero-
wait state accesses, the 16-bit target must generate
LBS16 in a very short time in order to meet the required
setup time of LBS16 into the PCnet-32 controller. If the
peripheral were incapable of meeting the required
setup time, then a wait state would be needed in order
to insure that LBS16 is asserted at least one LCLK
prior to the assertion of the BRDY signal. For linear
burst sequences, this wait state would only need to be
inserted on the first access of the sequence, since from
that point on, LBS16 could be held active low until the
entire sequence had completed, thus adequately
satisfying the LBS16 setup requirement for each
subsequent BRDY assertion. Note that only 2 bytes of
data are transferred during each T2 cycle so that the
total number of bytes transferred during the linear burst
sequence is 16, even though 8 T2 cycles are executed.
When the assertion of LBS16 during a PCnet-32 con-
troller master access has created the need for a
second access as specified in the table above,
and
the
WBACK signal becomes active during the second
access, then when WBACK is de-asserted, the
PCnet-32 controller will repeat both accesses of the
pair.
Figure 27. VL-Bus Linear Burst Read with LBS16
ADS
T2
LCLK
T2
T2
T2
T2
Ti
ADR4
–
ADR31,
M/IO,
D/C
W/R
ADR2
–
ADR3,
BE2
–
BE3
RDYRTN
BRDY
BLAST
DAT0
–
DAT31
LREQ
LGNT
T2
T2
T2
T1
Ti
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
BE0
–
BE1
LBS16
100
To
PCnet-32
100
100
104
108
10C
Ti
Ti
18219-30
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