參數(shù)資料
型號： Am79C965A
廠商： Advanced Micro Devices, Inc.
英文描述： PCnet?-32 Single-Chip 32-Bit Ethernet Controller
中文描述： PCnet？-32單芯片32位以太網(wǎng)控制器
文件頁數(shù)： 60/228頁
文件大小： 1681K
代理商： AM79C965A
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Am79C965A
will be limited by the value in the Bus Activity Timer
register, the FIFO condition, receive and transmit
status, and by preemption events, if any. Barring a time-
out by either of these registers, or a bus preemption by
another mastering device, or exceptional receive and
transmit events, or an end of packet signal from the
FIFO, the FIFO watermark settings and the extent of
Bus Acknowledge latency will be the major factors
determining the number of accesses performed during
any given arbitration cycle when DMAPLUS = 1.
The READY response of the memory device will also
affect the number of transfers when DMAPLUS = 1,
since the speed of the accesses will affect the state of
the FIFO. (During accesses, the FIFO may be filling or
emptying on the network end. A slower memory re-
sponse will allow additional data to accumulate inside
of the FIFO (during write transfers from the receive
FIFO). If the accesses are slow enough, a complete
double word may become available before the end of
the arbitration cycle and thereby increase the number
of transfers in that cycle.) The general rule is that the
longer the bus grant latency or the slower the bus
transfer operations (or clock speed) or the higher the
transmit watermark or the lower the receive watermark
or any combination thereof the longer will be the
average burst length.
If a bus preemption event occurs during a FIFO DMA
transfer, then the PCnet-32 controller will complete the
current transfer
and
it will complete a maximum of four
additional data transfer cycles before releasing the
HOLD signal and relinquishing the bus.
Figure 11. FIFO DMA Read
ADS
Ti
BCLK
T1
T2
T1
T2
T1
T2
A4 A31,
M/IO, D/C
A2 A3,
BE0 BE3
RDYRTN
W/R
BRDY
BLAST
D0 D31
T1
T2
T1
T2
Ti
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
To
PCnet-32
18219-14
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