參數(shù)資料
型號： Am79C965A
廠商： Advanced Micro Devices, Inc.
英文描述： PCnet?-32 Single-Chip 32-Bit Ethernet Controller
中文描述： PCnet？-32單芯片32位以太網(wǎng)控制器
文件頁數(shù)： 80/228頁
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代理商： AM79C965A
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Am79C965A
PCnet-32 controller never responds with BRDY active
during slave accesses. All PCnet-32 controller slave
responses use only the RDY signal. BRDY will always
be de-asserted during all PCnet-32 controller slave ac-
cesses. RDY is a PCnet-32 controller output signal. It is
used during PCnet-32 controller slave accesses.
RDYRTN is a PCnet-32 controller input signal. It is
used during all PCnet-32 controller bus master
accesses, as well as during PCnet-32 controller slave
read accesses.
The typical number of wait states added to a slave ac-
cess on the part of the PCnet-32 controller is 6 or 7
BCLK cycles, depending upon the relative phases of
the internal Buffer Management Unit clock and the
BCLK signal, since the internal Buffer Management
Unit clock is a divide-by-two version of the BCLK signal.
The PCnet-32 controller RDY and RDYRTN signals
may be wired together. This allows the PCnet-32
controller to operate within a system that has a single
READY signal.
The LDEV signal is generated in response to a valid
PCnet-32 controller I/O address on the bus together
with a valid ADS signal. LDEV is generated in an asyn-
chronous manner by the PCnet-32 controller. See the
parameter listings for delay values of the LDEV signal.
RDY, BRDY and D[31:0] are never driven until the sec-
ond T2 state of a slave access. Before that time, it is
expected that a system pull-up device is holding the
RDY and BRDY signals in a de-asserted state.
The RDY and BRDY signals are always driven high for
one half BCLK cycle immediately following the BCLK
period during which RDY was driven asserted. Then
the RDY and BRDY signals are floated. This behavior
is performed regardless of the PCnet-32 controller
mode setting. See Figure 25.
Figure 25. Slave RDY Timing
VESA VL-Bus Mode Timing
VESA VL-Bus mode functional timing is essentially
identical to the timing of the Am486 32-bit mode,
except that the bus request and bus acknowledge
signals have inverted senses from those shown in the
previous timing diagrams and the AHOLD signal does
not exist while the PCnet-32 controller is programmed
ADS
Ti
BCLK
T1
T2
T2
T2
T2
T2
ADDRESS,
BE0
–
BE3,
M/IO,
D/C
W/R
RDY
BRDY
D0
–
D31
T2
T2
T2x
Ti
From
PCnet-32
LDEV
Valid
Not Valid
Not Valid
RDYRTN
18219-28
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PDF描述
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