參數資料
型號： Am79C965A
廠商： Advanced Micro Devices, Inc.
英文描述： PCnet?-32 Single-Chip 32-Bit Ethernet Controller
中文描述： PCnet？-32單芯片32位以太網控制器
文件頁數： 100/228頁
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代理商： AM79C965A
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100
Am79C965A
IEEE 1149.1 Test Access Port Interface
An IEEE 1149.1 compatible boundary scan Test
Access Port is provided for board level continuity test
and diagnostics. All digital input, output and input/
output pins are tested. Analog pins, including the AUI
differential driver (DO±) and receivers (DI±, CI±), and
the crystal input (XTAL1/XTAL2) pins, are tested. The
T-MAU drivers TXD±, TXP± and receiver RXD± are
also tested.
The following is a brief summary of the IEEE 1149.1
compatible test functions implemented in the PCnet-32
controller.
Boundary Scan Circuit
The boundary scan test circuit requires four pins (TCK,
TMS, TDI and TDO), defined as the Test Access Port
(TAP). It includes a finite state machine (FSM), an in-
struction register, a data register array, and a power-on
reset circuit. Internal pull-up resistors are provided for
the TDI, TCK, and TMS pins. The TCK pin must not be
left unconnected. The boundary scan circuit remains
active during Sleep.
TAP FSM
The TAP engine is a 16-state FSM, driven by the Test
Clock (TCK) and the Test Mode Select (TMS) pins. This
FSM is in its reset state at power-up or after H_RESET.
An independent power-on reset circuit is provided to
ensure the FSM is in the TEST_LOGIC_RESET state
at power-up.
Supported Instructions
In addition to the minimum IEEE 1149.1 requirements
(BYPASS, EXTEST, and SAMPLE instructions), three
additional instructions (IDCODE, TRIBYP and
SETBYP) are provided to further ease board-level
testing. All unused instruction codes are reserved. See
Table 28 for a summary of supported instructions.
Instruction Register and Decoding Logic
After H_RESET or S_RESET or STOP, the IDCODE
instruction is always invoked. The decoding logic gives
signals to control the data flow in the DATA registers
according to the current instruction.
Boundary Scan Register (BSR)
Each BSR cell has two stages. A flip-flop and a latch
are used for the SERIAL SHIFT STAGE and the
PARALLEL OUTPUT STAGE, respectively.
Table 28. IEEE 1149.1 Supported Instruction Summary
There are four possible operation modes in the BSR
cell:
Other Data Register
1) BYPASS REG (1 Bit)
2) DEV ID REG (32 bits)
3) INSCAN0
This is an internal scan path for AMD internal testing
use.
EADI (External Address Detection
Interface)
This interface is provided to allow external address
filtering. It is selected by setting the EADISEL bit in
Instruction
Name
Description
Selected
Data Reg
Mode
Instruction
Code
EXTEST
External Test
BSR
Test
0000
IDCODE
ID Code Inspection
ID REG
Normal
0001
SAMPLE
Sample Boundary
BSR
Normal
0010
TRIBYP
Force Tristate
Bypass
Normal
0011
SETBYP
Control Boundary To 1/0
Bypass
Test
0100
BYPASS
Bypass Scan
Bypass
Normal
1111
1
Capture
2
Shift
3
Update
4
System Function
Bits 31
–
28:
Version
Bits 27
–
12:
Part number (0010 0100 0011 0000)
Bits 11
–
1:
Manufacturer ID. The 11 bit
manufacturer ID code for AMD is
00000000001 according to JEDEC
Publication 106-A.
Bit 0:
Always a logic 1
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