參數(shù)資料
型號： Am79C965A
廠商： Advanced Micro Devices, Inc.
英文描述： PCnet?-32 Single-Chip 32-Bit Ethernet Controller
中文描述： PCnet？-32單芯片32位以太網(wǎng)控制器
文件頁數(shù)： 36/228頁
文件大?。?/td> 1681K
代理商： AM79C965A
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36
Am79C965A
Table 13. Pin Connections to Power/Ground
Pin Connections to V
DD
or V
SS
Several pins may be connected to V
DD
or V
SS
for
various application options. Some pins are required to
be connected to V
DD
or V
SS
in order to set the
controller into a particular mode of operation, while
other pins might be connected to V
DD
or V
SS
if that
pin
’
s function is not implemented in a specific
application. Table 13 shows which pins require a
connection to V
DD
or V
SS
, and which pins may
optionally be connected to V
DD
or V
SS
because the
application does not support that pin
’
s function. The
table also shows whether or not the connections need
to be resistive.
Local Bus Interface
A2
–
A31
Address Bus
Address information which is stable during a bus
operation, regardless of the source. When the
PCnet-32 controller is Current Master, A1
–
A31 will be
driven. When the PCnet-32 controller is not Current
Master, the A2
–
A31 lines are continuously monitored
to determine if an address match exists for I/O slave
transfers.
Input/Output
Some portion of the Address Bus will be floated at the
time of an address hold operation, which is signaled
with the AHOLD pin. The number of Address Bus pins
to be floated will be determined by the value of the
Cache Line Length register (BCR18, bits 15-11).
ADS
Address Status
When driven LOW, this signal indicates that a valid bus
cycle definition and address are available on the M/IO,
D/C, W/R and A2
–
A31 pins of the local bus interface.
At that time, the PCnet-32 controller will examine the
combination of M/IO, D/C, W/R, and the A2
–
A31 pins
to determine if the current access is directed toward the
PCnet-32 controller.
Input/Output
ADS will be driven LOW when the PCnet-32 controller
performs a bus master access on the local bus.
AHOLD
Address Hold
This pin is always an input. The PCnet-32 controller will
put some portion of the address bus into a high imped-
ance state whenever this signal is asserted. AHOLD
may be asserted by an external cache controller when
a cache invalidation cycle is being performed. AHOLD
may be asserted at any time, including times when the
PCnet-32 controller is the active bus master. Note that
this pin is multiplexed with a VESA VL function: LBS16.
Input
Some portion of the Address Bus will be floated at the
time of an address hold operation, which is signaled
with the AHOLD pin. The number of Address Bus pins
to be floated will be determined by the value of the
Cache Line Length (CLL) register (BCR18, bits 15-11)
as shown in Table 14.
Pin Name
Pin No
Supply
Strapping
Resistive
Connection
to Supply
Recommended
Resistor Size
LED2/SRDCLK
2
Required
Required
324
in series with LED, or 10 K
without LED
AHOLD
25
Optional
Required
10 K
Am486
31
Required
Optional
NA
BOFF
54
Optional
Required
10 K
HOLDI/TDO
100
Optional
Required
10 K
JTAGSEL
106
Required
Optional
NA
EEDO/LEDPRE3/SRD
152
Optional
Required
10 K
LB/VESA
153
Required
Optional
NA
EEDI/LNKST
154
Optional
Required
324
in series with LED, or 10 K
without LED
EESK/LED1/SFBD
155
Required
Required
324
in series with LED, or 10 K
without LED
SLEEP
156
Optional
Required
10 K
All Other Pins
—
Optional
Required
10 K
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