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參數(shù)資料
| 型號： | Am79C965A |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | PCnet?-32 Single-Chip 32-Bit Ethernet Controller |
| 中文描述： | PCnet？-32單芯片32位以太網(wǎng)控制器 |
| 文件頁數(shù)： | 51/228頁 |
| 文件大?。?/td> | 1681K |
| 代理商： | AM79C965A |
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Am79C965A
51
Effect of AHOLD
Assertion of AHOLD during bus master transfers will
cause the PCnet-32 controller to float some portion of
the address bus beginning at the next clock cycle. If
RDYRTN is returned while AHOLD is active, then the
cycle completes, since the data bus may remain active
during AHOLD. However, a new cycle will not be
started while AHOLD is active.
The portion of the Address Bus that will be floated at
the time of an address hold operation will be
determined by the value of the Cache Line Length
register (BCR18, bits 15-11). Table 17 lists all of the
legal values of CLL showing the portion of the Address
Bus that will become floated during an address hold
operation.
If the RDYRTN signal is not returned while AHOLD is
active, then the PCnet-32 controller will resume driving
the same address onto the address bus when AHOLD
is released. The PCnet-32 controller will not reissue the
ADS signal at this time. See Figure 5 and Figure 6
for
details.
Table 17. CLL Value and Floating Address Pins
Note:
The default value of CLL after H_RESET is
00100. All timing diagrams in this document are drawn with
the assumption that this is the value of CLL.
CLL Value
Floated Portion of Address
Bus During AHOLD
00000
None
00001
A31
–
A2
00010
A31
–
A3
00011
Reserved CLL Value
00100
A31
–
A4
00101
–
00111
Reserved CLL Values
01000
A31
–
A5
01001
–
01111
Reserved CLL Values
10000
A31
–
A6
10001
–
11111
Reserved CLL Values
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PDF描述 |
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