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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 68/257頁 |
| 文件大小： | 1234K |
| 代理商： | MII-300GP |
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1-1
Introduction
PRELIMINARY
Advanci ng the S tandar ds
Within the M II processor there are two TLBs,
the main L1 TLB and the larger L2 TLB. The
direct-mapped L1 TLB has 16 entries and the
6-way associative L2 TLB has 384 entries.
The on-chip FPU has been enhanced to
process MMXinstructions as well as the
floating point instructions. Both types of
instructions execute in parallel with integer
instruction processing. To facilitate FPU opera-
tions, the FPU features a 64-bit data interface,
a four-deep instruction queue and a six-deep
store queue.
The CPU operates using a split rail power
design. The core runs on a 2.9 volt power
supply, to minimize power consumption.
External signal level compatibility is main-
tained by using a 3.3 volt power supply for the
I/O interface.
For mobile systems and other power sensitive
applications, the M II processor incorporates
low power suspend mode, stop clock capa-
bility, and system management mode (SMM).
Product Overview
0.1
1-
1.
ARCHITECTURE
OVERVIEW
The Cyrix M IIprocessor operates at higher
frequencies than the 6x86MX processors
.
The M II processor, based on the proven 6x86
core, is superscalar in that it contains two
separate pipelines that allow multiple
instructions to be processed at the same time.
The use of advanced processing technology
and superpipelining (increased number of
pipeline stages) allow the M II CPU to achieve
high clocks rates.
Through the use of unique architectural
features, the M II processor eliminates many
data dependencies and resource conflicts,
resulting in optimal performance for both
16-bit and 32-bit x86 software.
For maximum performance, the M II CPU
contains two caches, a large unified 64 KByte
4-way set associative write-back cache and a
small high-speed instruction line cache.
To provide support for multimedia operations,
the cache can be turned into a scratchpad RAM
memory on a line by line basis. The cache area
set aside as scratchpad memory acts as a
private memory for the CPU and does not
participate in cache operations.
April 15, 1997 10:57 am
c:\dataoem\ !m 2mx\!m2_1-1.fm
Rev 0.4
MII PROCESSOR
Enhanced High Performance CPU
相關PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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