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參數(shù)資料
| 型號(hào)： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 250/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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2-61
2
PRELIMINARY
Memory Caches
2.13.2 RAM Cache Locking
RAM cache locking (was called Scratch Pad
Memory) sets up a private area of memory that
can be assigned within the M II unified cache.
Cached locked RAM is read/writable and is
NOT kept coherent with the rest of the system.
Scratch Pad Memory is a seperate memory on
certain Cyrix CPUs.
Cache locking may be implemented differently
on different processors. On the M II CPU, the
cache locking RAM may be assigned on a cache
line granularity.
RDMSR and WRMSR instructions (Page 2-39)
with indices 03h to 05h are used to assign
scratch pad memory. These instructions access
the cache test registers. See section 2.13.1.1
(Page 2-58) for detailed description of cache
test register operation. The cache line is
assigned into Scratch Pad RAM by setting its
MESI state to “l(fā)ocked valid.”
Table 2-31. RAM Cache Locking Operations
Read/Write
ECX
EDX
EAX
Operation
Read/Write
03h
----
Data to be read or
written from/to
the cache.
Loads or stores data to/from TR3.
Write
04h
----
32 bits of address
Address in EAX is loaded into TR4.
This address is the cache line address
that will be locked.
Read
04h
----
32 bits of address
Stores the contents of TR4 in EAX
Write
05h
----
Data to be written
into TR5
Performs operation specified in CTL
field of TR5.
Read
05h
----
Data in TR5 regis-
ter
Reads data in TR5 and stores in EAX.
When locking physical addresses into the cache
(Table 2-31), the programmer should be aware
of several issues:
1) Locking all sets of the cache should not be
done. It is required that one set always be avail-
able for general purpose caching. 2) Care must
be taken by the programmer not to create
synonyms. This is done by first checking to see
if a particular address is locked before
attempting to lock the address. If synonyms
are created, M II CPU operation will be unde-
fined.
When ever possible, it is recommended to
flush the cache before assigning locked
memory areas. Locked areas of the cache are
cleared on reset, and are unaffected by warm
reset and FLUSH#, or the INVD and WBINVD
instructions.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導(dǎo)體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導(dǎo)體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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