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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 29/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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PRELIMINARY
3-3
3
Signal Description Table
BREQ
Bus Request is asserted by the M II CPU when an internal bus cycle is
pending. The M II CPU always asserts BREQ, along with ADS#, during the
first clock of a bus cycle. If a bus cycle is pending, BREQ is asserted during
the bus hold and address hold states. If no additional bus cycles are pending,
BREQ is negated prior to termination of the current cycle.
Output
Page 3-16
CACHE#
Cacheability Status indicates that a read bus cycle is a potentially
cacheable cycle; or that a write bus cycle is a cache line write-back or line
replacement burst cycle. If CACHE# is asserted for a read cycle and KEN# is
asserted by the system, the read cycle becomes a cache line fill burst cycle.
Output
Page 3-11
CLK
Clock provides the fundamental timing for the M II CPU. The frequency of
the M II CPU input clock determines the operating frequency of the CPU’s
bus. External timing is defined referenced to the rising edge of CLK.
Input
Page 3-7
CLKMUL1-
CLKMUL0
The Clock Multiplier inputs are sampled during RESET to determine the M
II CPU core operating frequency.
If = 00 core/bus ratio is 2.5
If = 01 core/bus ratio is 3.0
If = 10 core/bus ratio is 2.0 (default)
If = 11 core/bus ratio is 3.5
Input
Page 3-7
D63-D0
Data Bus signals are three-state, bi-directional signals which provide the
data path between the M II CPU and external memory and I/O devices. The
data bus is only driven while a write cycle is active (state=T2).
3-state
I/O
Page 3-10
D/C#
Data/Control Status. If high, indicates that the current bus cycle is an I/O
or memory data access cycle. If low, indicates a code fetch or special bus cycle
such as a halt, prefetch, or interrupt acknowledge bus cycle. D/C# is driven
valid in the same clock as ADS# is asserted.
Output
Page 3-11
DP7-DP0
Data Parity signals provide parity for the data bus, one data parity bit per
data byte. Even parity is driven on DP7-DP0 for all data write cycles.
DP7-DP0 are read by the M II CPU during read cycles to check for even
parity. The data parity bus is only driven while a write cycle is active
(state=T2).
3-state
I/O
Page 3-10
EADS#
External Address Strobe indicates that a valid cache inquiry address is
being driven on the M II CPU address bus (A31-A5) and AP. The state of INV
at the time EADS# is sampled active determines the final state of the cache
line. A cache inquiry cycle using EADS# may be run while the M II CPU is in
the address hold or bus hold state.
Input
Page 3-18
EWBE#
External Write Buffer Empty indicates that there are no pending write
cycles in the external system. EWBE# is sampled only during I/O and
memory write cycles. If EWBE# is negated, the M II CPU delays all
subsequent writes to on-chip cache lines in the “exclusive” or “modified” state
until EWBE# is asserted.
Input
Page 3-15
FERR#
FPU Error Status indicates an unmasked floating point error has occurred.
FERR# is asserted during execution of the FPU instruction that caused the
error. FERR# does not float during bus hold states.
Output
Page 3-19
Table 3-1. M II CPU Signals Sorted by Signal Name (Continued)
Signal
Name
Description
I/O
Reference
相關PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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