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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 39/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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PRELIMINARY
3-11
3
Signal Descriptions
PCHK# is valid only during the second clock
immediately after read data is returned to the M
II CPU (BRDY# asserted). At other times
PCHK# is not active. Parity errors signaled by
the assertion of PCHK# have no effect on
processor execution.
3.2.7
Bus Cycle Definition
Each bus cycle is assigned a bus cycle type. The
bus cycle types are defined by six three-state
outputs: CACHE#, D/C#, LOCK#, M/IO#,
SCYC, and W/R# as listed in Table 3-7 (Page
3-12).
These bus cycle definition signals are driven
valid while ADS# is active. D/C#, M/IO#,
W/R#, SCYC and CACHE# remain valid until
the clock following the earliest of two signals:
NA# asserted, or the last BRDY# for the cycle.
LOCK# continues asserted until after BRDY# is
returned for the last locked bus cycle. The bus
cycle definition signals float during bus hold
states.
Cache Cycle Indicator (CACHE#) is an
output that indicates that the current bus cycle
is a potentially cacheable cycle (for a read), or
indicates that the current bus cycle is a cache
line write-back or line replacement burst cycle
(for a write). If CACHE# is asserted for a read
cycle and the KEN# input is returned active by
the system, the read cycle becomes a cache line
fill burst cycle.
Data/Control (D/C#) distinguishes between
data and control operations. When high, this
signal indicates that the current bus cycle is a
data transfer to or from memory or I/O. When
low, D/C# indicates that the current bus cycle
involves a control function such as a halt, inter-
rupt acknowledge or code fetch.
Bus Lock (LOCK#) is an active low output
which, when asserted, indicates that other
system bus masters are denied access to control
of the CPU bus. The LOCK# signal may be
explicitly activated during bus operations by
including the LOCK prefix on certain instruc-
tions. LOCK# is also asserted during descriptor
updates, page table accesses, interrupt
acknowledge sequences and when executing
the XCHG instruction. However, if the
NO_LOCK bit in CCR1 is set, LOCK# is
asserted only during page table accesses and
interrupt acknowledge sequences. The M II
CPU does not enter the bus hold state in
response to HOLD while the LOCK# output is
active.
Memory/IO (M/IO#) distinguishes between
memory and I/O operations. When high, this
signal indicates that the current bus cycle is a
memory read or memory write. When low,
M/IO# indicates that the current bus cycle is an
I/O read, I/O write, interrupt acknowledge
cycle or special bus cycle.
Split Cycle (SCYC) is an active high output
that indicates that the current bus cycle is part
of a misaligned locked transfer. SCYC is defined
for locked cycles only. A misaligned transfer is
defined as any transfer that crosses an 8-byte
boundary.
Write/Read (W/R#) distinguishes between
write and read operations. When high, this
signal indicates that the current bus cycle is a
memory write, I/O write or a special bus cycle.
When low, this signal indicates that the current
cycle is a memory read, I/O read or interrupt
acknowledge cycle.
相關PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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