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參數資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數： | 42/257頁 |
| 文件大小： | 1234K |
| 代理商： | MII-300GP |
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3-14
PRELIMINARY
Signal Descriptions
Advanci ng the S tandar ds
3.2.9
Interrupt Control
The interrupt control signals (INTR, NMI,
SMI#) allow the execution of the current
instruction stream to be interrupted and
suspended.
Maskable Interrupt Request (INTR) is an
active high level-sensitive input which causes
the processor to suspend execution of the
current instruction stream and begin execution
of an interrupt service routine. The INTR input
can be masked (ignored) through the IF bit in
the Flags Register.
When not masked, the M II CPU responds to
the INTR input by performing two locked inter-
rupt acknowledge bus cycles. During the
second interrupt acknowledge cycle, the M II
CPU reads the interrupt vector (an 8-bit value),
from the data bus. The 8-bit interrupt vector
indicates the interrupt level that caused genera-
tion of the INTR and is used by the CPU to
determine the beginning address of the inter-
rupt service routine. To assure recognition of
the INTR request, INTR must remain active
until the start of the first interrupt acknowledge
cycle.
Non-Maskable Interrupt Request (NMI) is a
rising edge sensitive input which causes the
processor to suspend execution of the current
instruction stream and begin execution of an
NMI interrupt service routine. The NMI inter-
rupt cannot be masked by the IF bit in the Flags
Register. Asserting NMI causes an interrupt
which internally supplies interrupt vector 2h to
the CPU core. Therefore, external interrupt
acknowledge cycles are not issued.
Once NMI processing has started, no additional
NMIs are processed until an IRET instruction is
executed, typically at the end of the NMI
service routine. If NMI is re-asserted prior to
execution of the IRET, one and only one NMI
rising edge is stored and then processed after
execution of the next IRET.
System Management Interrupt Request
(SMI#) is an interrupt input with higher
priority than the NMI input. Asserting SMI#
forces the processor to save the CPU state to
SMM memory and to begin execution of the
SMI service routine.
SMI# behaves one of two ways depending on
the M II’s SMM mode.
In SL-compatible mode SMI# is a falling edge
sensitive input and is sampled on every rising
edge of the processor input clock. Once SMI#
servicing has started, no additional SMI# inter-
rupts are processed until a RSM instruction is
executed. If SMI# is reasserted prior to execu-
tion of a RSM instruction, one and only one
SMI# falling edge is stored and then processed
after execution of the next RSM.
In Cyrix enhanced SMM mode, SMI# is level
sensitive, and nested SMI’s are permitted under
control of the SMI service routine. As a level
sensitive input, software can process all SMI
interrupts until all sources in the chipset have
cleared. In enhanced mode, SMIACT# is
asserted for every SMM memory bus cycle and
negated for every non-SMM bus cycle.
In either mode, SMI# is ignored following reset
and recognition is enabled by setting the
USE_SMI bit in CCR1.
相關PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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