
vi
PRELIMINARY
List of Tables and Figures
Advanci ng the S tandar ds
Figure 1-1.
Integer Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
Figure 1-2.
Cache Unit Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
Figure 1-3.
Paging Mechanism within the Memory Management Unit . . . . . . . . . . . . . . . . . 1-16
Figure 2-1.
Application Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
Figure 2-2.
General Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
Figure 2-3.
Segment Selector in Protected Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
Figure 2-4.
EFLAGS Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
Figure 2-5.
System Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
Figure 2-6.
Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
Figure 2-7.
Descriptor Table Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
Figure 2-8.
Application and System Segment Descriptors . . . . . . . . . . . . . . . . . . . . . . . 2-17
Figure 2-9.
Gate Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
Figure 2-10.
Task Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
Figure 2-11.
32-Bit Task State Segment (TSS) Table . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
Figure 2-12.
16-Bit Task State Segment (TSS) Table . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
Figure 2-13.
M II Configuration Control Register 0 (CCR0). . . . . . . . . . . . . . . . . . . . . . . 2-26
Figure 2-14.
M II Configuration Control Register 1 (CCR1). . . . . . . . . . . . . . . . . . . . . . . 2-27
Figure 2-15.
M II Configuration Control Register 2 (CCR2). . . . . . . . . . . . . . . . . . . . . . . 2-28
Figure 2-16.
M II Configuration Control Register 3 (CCR3). . . . . . . . . . . . . . . . . . . . . . . 2-29
Figure 2-17.
M II Configuration Control Register 4 (CCR4). . . . . . . . . . . . . . . . . . . . . . . 2-30
Figure 2-18.
M II Configuration Control Register 5 (CCR5). . . . . . . . . . . . . . . . . . . . . . . 2-31
Figure 2-19.
M II Configuration Control Register 6 (CCR6). . . . . . . . . . . . . . . . . . . . . . . 2-32
Figure 2-20
Address Region Registers (ARR0 - ARR7) . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
Figure 2-21.
Region Control Registers (RCR0 -RCR7). . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
Figure 2-22.
Counter Event Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
Figure 2-23.
Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-44
Figure 2-24.
Memory and I/O Address Spaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-47
Figure 2-25.
Offset Address Calculation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-49
Figure 2-26.
Real Mode Address Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50
Figure 2-27.
Protected Mode Address Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
Figure 2-28.
Selector Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
Figure 2-29.
Paging Mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-53
LIST OF FIGURES
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