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參數(shù)資料
| 型號(hào)： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 47/257頁 |
| 文件大小： | 1234K |
| 代理商： | MII-300GP |
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3-18
PRELIMINARY
Signal Descriptions
Advanci ng the S tandar ds
3.2.12 Cache Coherency
The cache coherency signals (AHOLD, EADS#,
HIT#, HITM#, and INV) are used to initiate and
monitor cache inquiry cycles. These signals are
intended to be used to ensure cache coherency
in a uni-processor environment only. Contact
Cyrix for additional specifications on main-
taining coherency in a multi-processor environ-
ment.
Address Hold Request (AHOLD) is an active
high input which forces the M II CPU to float
A31-A3 and AP in the next clock cycle. While
AHOLD is asserted, only the address bus is
disabled. The current bus cycle remains active
and can be completed in the normal fashion.
The M II CPU does not generate additional bus
cycles while AHOLD is asserted except
write-back cycles in response to a cache inquiry
cycle.
External Address Strobe (EADS#) is an
active low input used to indicate to the M II
CPU that a valid cache inquiry address is being
driven on the M II CPU address bus (A31-A5)
and AP. The M II CPU checks the on-chip cache
for this address. If the address is present in the
cache the HIT# signal is asserted. If the data
associated with the inquiry address is “dirty”
(modified state), the HITM# signal is also
asserted. If dirty data exists, a write-back cycle
is issued to update external memory with the
dirty data. Additional cache inquiry cycles are
ignored while HITM# is asserted.
The state of the INV pin at the time EADS# is
sampled active determines the final state of the
cache line. If INV is sampled high, the final
state of the cache line is “invalid”. If INV is
sampled low, the final state of the cache line is
“shared”. A cache inquiry cycle using EADS#
may be run while the M II CPU is in either an
address hold or bus hold state. The inquiry
address must be driven by an external device.
Hit on Cache Line (HIT#) is an active low
output used to indicate that the current cache
inquiry address has been found in the cache
(modified, exclusive or shared states). HIT# is
valid two clocks after EADS# is sampled active,
and remains valid until the next cache inquiry
cycle.
Hit on Modified Data (HITM#) is an active
low output used to indicate that the current
cache inquiry address has been found in the
cache and dirty data exists in the cache line
(modified state). If HITM# is asserted, a
write-back cycle is issued to update external
memory. HITM# is valid two clocks after
EADS# is sampled active, and remains asserted
until two clocks after the last BRDY# of the
write-back cycle is sampled active. The M II
CPU does not accept additional cache inquiry
cycles while HITM# is asserted.
Invalidate Request (INV) is an active high
input used to determine the final state of the
cache line in the case of a cache inquiry hit. INV
is sampled with EADS#. A logic one on INV
directs the processor to change the state of the
cache line to “invalid”.
A logic zero on INV
directs the processor to change the state of the
cache line to “shared”.
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