參數(shù)資料
型號： MII-300GP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 300 MHz, MICROPROCESSOR, PGA296
封裝： SPGA, 296 PIN
文件頁數(shù)： 203/257頁
文件大小： 1234K
代理商： MII-300GP
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Introduction
Advanci ng the S tandar ds
PRELIMINARY
The Cyrix M II processor is an enhanced processor
with high speed performance. This processor has a
64K unified write-back cache, a two- level TLB and a
512-entry BTB. The M II CPU contains a scratchpad
RAM feature, supports performance monitoring, and
allows caching of both SMI code and SMI data. It
delivers high 16- and 32-bit performance while
running Windows 95, Windows NT, OS/2, DOS,
UNIX, and other operating systems.
The M II processor achieves top performance through
the use of two optimized superpipelined integer
units, an on-chip floating point unit, and a 64 KByte
unified write-back cache. The superpipelined archi-
tecture reduces timing constraints and increase
frequency scalability. Advanced architectural
techniques include register renaming, out-of-order
completion, data dependency removal, branch
prediction and speculative execution.
Enhanced Sixth-Generation
Architecture
- M II-300 and higher
- 64K 4-Way Unified Write-Back Cache
- 2 Level TLB (16 Entry L1, 384 Entry L2)
- Branch Prediction with a 512-entry BTB
- Enhanced Memory Management Unit
- Scratchpad RAM in Unified Cache
- Optimized for both 16- and 32-Bit Code
- High Performance 80-Bit FPU
X86 Instruction Set Includes
MMX Instructions
- Compatible with MMX Technology
- Runs Windows 95, Windows 3.x, Windows NT,
DOS, UNIX, OS/2, Solaris, and others
Other Features
- Socket 7 Pinout Compatible
- 2.9 V Core, 3.3 V I/O
- Flexible Core/Bus Clock Ratios (2x, 2.5x, 3x, 3.5x)
- Leverages Existing Socket Infrastructure
April 1998
Order Number: 94xxx-xx
April 13, 1998 10:38 am
c:\ !!!dev~1\ m2\!m2_0-1.f m
Rev 0.8
Rev 0.7 For addendum: t emp 70, 2.2->2.8 page 4-1
Rev 0.6 Added and subtracted bullet s
Rev 0.5 Removed expanded MMX Inst ructions
Rev 0.4 Reworded
Rev 0.3: Cleaned up block diagram
Rev 0.2: Added new block diagram and rewrote center paragraphs
Bus
Interface
Cont rol
D63-D0
A31-A3
64
1747800
BE7#-BE0#
CLK
Bus Interface
Unit
Cache Unit
CPU C ore
64- KByte Unified Cac he
Data
Address
Instruction Address
32
128
Instruction Data
X D ata
Y Data
32
64
X Linear
Address
Y Linear
Addr ess
256-Byte Instruction
Line Cache
X Physical
Address
Y Physical
Address
32
FPU
Data
64
Direct- Mapped
16-Entry
Level 1
TLB
6-Way
384-Entry
Level 2
TLB
Super pipelined
Integer Unit
512-Entry
BT B
FPU with
MMX
Extension
Memor y
Management Unit
32
MII PROCESSOR
Enhanced High Performance CPU
相關(guān)PDF資料
PDF描述
MJ10000 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1001 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ10022 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE
MJ3000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MII400-12E4 功能描述:分立半導(dǎo)體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝:
MII-400GP 95MHZ2.2V 制造商:CYRIX 功能描述:
MII75-12A3 功能描述:分立半導(dǎo)體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝:
MI-IAM 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules
MIIC5271 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR
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