參數(shù)資料
型號(hào)： MII-300GP
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, 300 MHz, MICROPROCESSOR, PGA296
封裝： SPGA, 296 PIN
文件頁(yè)數(shù)： 231/257頁(yè)
文件大?。?/td> 1234K
代理商： MII-300GP
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2-44
PRELIMINARY
Debug Registers
Advanci ng the S tandar ds
2.9
Debug Registers
Six debug registers (DR0-DR3, DR6 and DR7),
shown in Figure 2-23, support debugging on
the M II CPU. The bit definitions for the debug
registers are listed in Table 2-25 (Page 2-45).
Memory addresses loaded in the debug regis-
ters, referred to as “breakpoints”, generate a
debug exception when a memory access of the
specified type occurs to the specified address.
A data breakpoint can be specified for a partic-
ular kind of memory access such as a read or a
write. Code breakpoints can also be set allow-
ing debug exceptions to occur whenever a
given code access (execution) occurs.
The size of the debug target can be set to 1, 2,
or 4 bytes. The debug registers are accessed via
MOV instructions which can be executed only
at privilege level 0.
The Debug Address Registers (DR0-DR3) each
contain the linear address for one of four possi-
ble breakpoints. Each breakpoint is further
specified by bits in the Debug Control Register
(DR7). For each breakpoint address in
DR0-DR3, there are corresponding fields L,
R/W, and LEN in DR7 that specify the type of
memory access associated with the breakpoint.
The R/W field can be used to specify instruc-
tion execution as well as data access break-
points. Instruction execution breakpoints are
always taken before execution of the instruc-
tion that matches the breakpoint.
The Debug Status Register (DR6) reflects con-
ditions that were in effect at the time the debug
exception occurred. The contents of the DR6
register are not automatically cleared by the
processor after a debug exception occurs and,
therefore, should be cleared by software at the
appropriate time.
Figure 2-23. Debug Registers
DR7
DR6
DR3
DR2
DR1
DR0
1703203
ALL BITS MARKED AS 0 OR 1 ARE RESERVED AND SHOULD NOT BE MODIFIED.
BREAKPOINT 3 LINEAR ADDRESS
BREAKPOINT 2 LINEAR ADDRESS
BREAKPOINT 1 LINEAR ADDRESS
BREAKPOINT 0 LINEAR ADDRESS
0
B
BB
B
0 1
0
LEN
R/W
LEN
R/W
LEN
R/W
LEN
R/W
0 0
GG
L
G
L
G
LG
L
G
L
0 0 1
33
22
3
22
2
22
2 2
21
1
11
1
1 9 8 76 54 3 2 1 0
1
10
98
7
6
54
3
2 10
9
87
1
10
6
54
3 2
0
1
0
T
S
D
EE
33
2
1
10
3
2
1
0
1
11
1
11
相關(guān)PDF資料
PDF描述
MJ10000 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1001 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ10022 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE
MJ3000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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