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參數(shù)資料
| 型號(hào)： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 251/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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2-62
PRELIMINARY
Interrupts and Exceptions
Advanci ng the S tandar ds
2.14
Interrupts and
Exceptions
The processing of an interrupt or an exception
changes the normal sequential flow of a
program by transferring program control to a
selected service routine. Except for SMM inter-
rupts, the location of the selected service
routine is determined by one of the interrupt
vectors stored in the interrupt descriptor table.
Hardware interrupts are generated by signal
sources external to the CPU. All exceptions
(including so-called software interrupts) are
produced internally by the CPU.
2.14.1 Interrupts
External events can interrupt normal program
execution by using one of the three interrupt
pins on the M II CPU.
Non-maskable Interrupt (NMI pin)
Maskable Interrupt (INTR pin)
SMM Interrupt (SMI# pin).
For most interrupts, program transfer to the
interrupt routine occurs after the current
instruction has been completed. When the
execution returns to the original program, it begins
immediately following the last completed instruc-
tion.
With the exception of string operations, inter-
rupts are acknowledged between instructions.
Long string operations have interrupt windows
between memory moves that allow interrupts
to be acknowledged.
The NMI interrupt cannot be masked by soft-
ware and always uses interrupt vector 2 to
locate its service routine. Since the interrupt
vector is fixed and is supplied internally, no
interrupt acknowledge bus cycles are
performed. This interrupt is normally reserved
for unusual situations such as parity errors and
has priority over INTR interrupts.
Once NMI processing has started, no additional
NMIs are processed until an IRET instruction is
executed, typically at the end of the NMI
service routine. If NMI is re-asserted prior to
execution of the IRET instruction, one and only
one NMI rising edge is stored and processed
after execution of the next IRET. During the
NMI service routine, maskable interrupts may
be enabled (unmasked). If an unmasked INTR
occurs during the NMI service routine, the
INTR is serviced and execution returns to the
NMI service routine following the next IRET. If
a HALT instruction is executed within the NMI
service routine, the M II CPU restarts execution
only in response to RESET, an unmasked INTR or
an SMM interrupt. NMI does not restart CPU
execution under this condition.
The INTR interrupt is unmasked when the
Interrupt Enable Flag (IF) in the EFLAGS
register is set to 1. When an INTR interrupt
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導(dǎo)體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導(dǎo)體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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