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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 28/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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3-2
PRELIMINARY
Signal Description Table
Advanci ng the S tandar ds
3.1
Signal Description Table
The Signal Summary Table (Table 3-1) describes the signals in their active state unless otherwise
mentioned. Signals containing slashes (/) have logic levels defined as “1/0.” For example the signal
W/R#, is defined as write when W/R#=1, and as read when W/R#=0. Signals ending with a “#”
character are active low.
.
Table 3-1. M II CPU Signals Sorted by Signal Name
Signal
Name
Description
I/O
Reference
A20M#
A20 Mask causes the CPU to mask (force to 0) the A20 address bit when
driving the external address bus or performing an internal cache access.
A20M# is provided to emulate the 1 MByte address wrap-around that
occurs on the 8086. Snoop addressing is not affected.
Input
Page 3-9
A31-A3
The Address Bus, in conjunction with the Byte Enable signals
(BE7#-BE0#), provides addresses for physical memory and external I/O
devices. During cache inquiry cycles, A31-A5 are used as inputs to
perform cache line invalidations.
3-state
I/O
Page 3-9
ADS#
Address Strobe begins a memory/I/O cycle and indicates the address
bus (A31-A3, BE7#-BE0#) and bus cycle definition signals (CACHE#,
D/C#, LOCK#, M/IO#, PCD, PWT, SCYC, W/R#) are valid.
Output
Page 3-13
ADSC#
Cache Address Strobe performs the same function as ADS#.
Output
Page 3-13
AHOLD
Address Hold allows another bus master access to the M II CPU address
bus for a cache inquiry cycle. In response to the assertion of AHOLD, the
CPU floats AP and A31-A3 in the following clock cycle.
Input
Page 3-18
AP
Address Parity is the even parity output signal for address lines A31-A5
(A4 and A3 are excluded). During cache inquiry cycles, AP is the
even-parity input to the CPU, and is sampled with EADS# to produce
correct parity check status on the APCHK# output.
3-state
I/O
Page 3-10
APCHK#
Address Parity Check Status is asserted during a cache inquiry cycle if
an address bus parity error has been detected. APCHK# is valid two
clocks after EADS# is sampled active. APCHK# will remain asserted for
one clock cycle if a parity error is detected.
Output
Page 3-10
BE7#-BE0#
The Byte Enables, in conjunction with the address lines, determine the
active data bytes transferred during a memory or I/O bus cycle.
3-state
I/O
Page 3-9
BOFF#
Back-Off forces the M II CPU to abort the current bus cycle and
relinquish control of the CPU local bus during the next clock cycle. The
M II CPU enters the bus hold state and remains in this state until BOFF#
is negated.
Input
Page 3-16
BRDY#
Burst Ready indicates that the current transfer within a burst cycle, or the
current single transfer cycle, can be terminated. The M II CPU samples
BRDY# in the second and subsequent clocks of a bus cycle. BRDY# is active
during address hold states.
Input
Page 3-13
BRDYC#
Cache Burst Ready performs the same function as BRDY# and is logically
ORed with BRDY# within the M II CPU.
Input
Page 3-13
相關PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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