參數(shù)資料
型號(hào)： MII-300GP
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, 300 MHz, MICROPROCESSOR, PGA296
封裝： SPGA, 296 PIN
文件頁(yè)數(shù)： 12/257頁(yè)
文件大小： 1234K
代理商： MII-300GP
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2-78
PRELIMINARY
System Management Mode
Advanci ng the S tandar ds
System Management Mode
2-78
2.15.5 SL and Cyrix SMM
Operating Modes
There are two SMM modes, SL-compatible
mode (default) and Cyrix SMM mode.
2.15.5.1 SL-Compatible
SMM Mode
While in SL-compatible mode, SMM memory
space accesses can only occur during an SMI
service routine. While executing an SMI service
routine SMIACT# remains asserted regardless of
the address being accessed. This includes the
time when the SMI service routine accesses
memory outside the defined SMM memory
space.
SMM memory caching is not supported in
SL-compatible SMM mode. If a cache inquiry
cycle occurs while SMIACT# is active, any
resulting write-back cycle is issued with
SMIACT# asserted. This occurs even though the
write-back cycle is intended for normal memory
rather than SMM memory. To avoid this
problem it is recommended that the internal
caches be flushed prior to servicing an SMI
event. Of course in write-back mode this could
add an indeterminate delay to servicing of SMI.
An interrupt on the SMI# input pin has higher
priority than the NMI input. The SMI# input
pin is falling edge sensitive and is sampled on
every rising edge of the processor input clock.
Asserting SMI# forces the processor to save the
CPU state to memory defined by SMHR register
and to begin execution of the SMI service
routine at the beginning of the defined SMM
memory space. After the processor internally
acknowledges the SMI# interrupt, the
SMIACT# output is driven low for the duration
of the interrupt service routine.
When the RSM instruction is executed, the CPU
negates the SMIACT# pin after the last bus cycle
to SMM memory. While executing the SMM
service routine, one additional SMI# can be
latched for service after resuming from the first
SMI.
During RESET, the USE_SMI bit in CCR1 is
cleared. While USE_SMI is zero, SMIACT# is
always negated. SMIACT# does not float during
bus hold states.
2.15.5.2 Cyrix Enhanced
SMM Mode
The Cyrix SMM Mode is enabled when bit 0 in
the CCR6 (SMM_MODE) is set. Only in Cyrix
enhanced SMM mode can:
SMM memory be cached
SMM interrupts be nested
Pin Interface
The SMI# and SMIACT# pins behave differently
in Cyrix Enhanced SMM mode.
In Cyrix Enhanced SMM mode SMI# is level
sensitive. As a level sensitive signal software can
process SMI interrupts until all sources in the
chipset have been cleared.
相關(guān)PDF資料
PDF描述
MJ10000 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ1001 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA
MJ10022 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE
MJ3000 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA
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參數(shù)描述
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MII75-12A3 功能描述:分立半導(dǎo)體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類(lèi)型:Phase Controls 安裝風(fēng)格:Screw 封裝 / 箱體:DT61 封裝:
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