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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 136/257頁 |
| 文件大小： | 1234K |
| 代理商： | MII-300GP |
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6-12
PRELIMINARY
Instruction Set Tables
Advanci ng the S tandar ds
6.4
Instruction Set Tables
The M II CPU instruction set is presented in
three tables: Table 6-21. “M II CPU Instruction
Set Clock Count Summary” on page 6-14, Table
6-23. “M II FPU Instruction Set Summary” on
page 6-31 and the Table 6-25. “M II Processor
MMX Instruction Set Clock Count Summary” on
page 6-38. Additional information concerning
the FPU Instruction Set is presented on page
6-30, and the M II MMX instruction set on page
6-37.
6.4.1
Assumptions Made in
Determining Instruction
Clock Count
The assumptions made in determining instruc-
tion clock counts are listed below:
1.
All clock counts refer to the internal
CPU internal clock frequency.
2.
The instruction has been prefetched,
decoded and is ready for execution.
3.
Bus cycles do not require wait states.
4.
There are no local bus HOLD
requests delaying processor access to
the bus.
5.
No exceptions are detected during
instruction execution.
6.
If an effective address is calculated, it
does not use two general register
components. One register, scaling
and displacement can be used within
the clock count shown. However, if
the effective address calculation uses
two general register components,
add 1 clock to the clock count
shown.
7.
All clock counts assume aligned
32-bit memory/ IO operands.
8.
If instructions access a 32-bit
operand that crosses a 64-bit
boundary, add 1 clock for read or
write and add 2 clocks for read and
write.
9.
For non-cached memory accesses,
add two clocks (M II CPU with 2x
clock) or four clocks (M II CPU
with 3x clock). (Assumes zero wait
state memory accesses).
10. Locked cycles are not cacheable.
Therefore, using the LOCK prefix
with an instruction adds additional
clocks as specified in paragraph 9
above.
11. No parallel execution of
instructions.
6.4.2
CPU Instruction Set
Summary Table
Abbreviations
The clock counts listed in the CPU Instruction
Set Summary Table are grouped by operating
mode and whether there is a register/cache hit
or a cache miss. In some cases, more than one
clock count is shown in a column for a given
instruction, or a variable is used in the clock
count. The abbreviations used for these condi-
tions are listed in Table 6-18.
相關PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產(chǎn)品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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