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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 179/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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1-13
Cache Units
1
PRELIMINARY
1.2.5.2
Speculative Execution
The M II CPU is capable of speculative execu-
tion following a floating point instruction or
predicted branch. Speculative execution allows
the pipelines to continuously execute instruc-
tions following a branch without stalling the
pipelines waiting for branch resolution. The
same mechanism is used to execute floating
point instructions (see Section 1.6) in parallel
with integer instructions.
The M II CPU is capable of up to four levels of
speculation (i.e., combinations of four condi-
tional branches and floating point opera-
tions). After generating the fetch address using
branch prediction, the CPU checkpoints the
machine state (registers, flags, and processor
environment), increments the speculation level
counter, and begins operating on the predicted
instruction stream.
Once the branch instruction is resolved, the
CPU decreases the speculation level. For a
correctly predicted branch, the status of the
checkpointed resources is cleared. For a
branch misprediction, the M II processor
generates the correct fetch address and uses
the checkpointed values to restore the machine
state in a single clock.
In order to maintain compatibility, writes that
result from speculatively executed instructions
are not permitted to update the cache or
external memory until the appropriate branch
is resolved. Speculative execution continues
until one of the following conditions occurs:
1) A branch or floating point operation
is decoded and the speculation level
is already at four.
2) An exception or a fault occurs.
3) The write buffers are full.
4) An attempt is made to modify a
non-checkpointed resource (i.e.,
segment registers, system flags).
1.3
Cache Units
The M II CPU employs two caches, the Unified
Cache and the Instruction Line Cache (Figure
1-2, Page 1-15). The main cache is a 4-way
set-associative 64-KByte unified cache. The
unified cache provides a higher hit rate than
using equal-sized separate data and instruction
caches. While in Cyrix SMM mode both SMM
code and data are cacheable.
The instruction line cache is a fully associative
256-byte cache. This cache avoids excessive
conflicts between code and data accesses in the
unified cache.
1.3.1 Unified Cache
The 64-KByte unified write-back cache func-
tions as the primary data cache and as the
secondary instruction cache. Configured as a
four-way set-associative cache, the cache stores
up to 64 KBytes of code and data in 2048
lines. The cache is dual-ported and allows any
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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