
TABLE OF CONTENTS
v
Advanci ng the S tandar ds
1.
ARCHITECTURE OVERVIEW
1.1
Major Differences Between the M II and 6x86 Processors . . . . . . . . . . . . . 1-2
1.2
Major Functional Blocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.3
Integer Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.4
Cache Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.5
Memory Management Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.6
Floating Point Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.7
Bus Interface Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
2.
PROGRAMMING INTERFACE
2.1
Processor Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.2
Instruction Set Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.3
Register Sets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.4
System Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.5
Model Specific Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.6
Time Stamp Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.7
Performance Monitoring. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8
Performance Monitoring Counters 1 and 2 . . . . . . . . . . . . . . . . . . . . 2-39
2.9
Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-44
2.10
Test Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-46
2.11
Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-47
2.12
Memory Addressing Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-48
2.13
Memory Caches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-57
2.14
Interrupt and Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-62
2.15
System Management Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-70
2.16
Shutdown and Halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-80
2.17
Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-82
2.18
Virtual 8086 Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-85
2.19
Floating Point Unit Operations . . . . . . . . . . . . . . . . . . . . . . . . . . 2-86
2.20
MMX Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-89
3.
BUS INTERFACE
3.1
Signal Description Table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
3.2
Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.3
Functional Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-23
4.
ELECTRICAL SPECIFICATIONS
4.1
Electrical Connections. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.2
Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.3
Recommended Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.4
DC Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.5
AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
5.
MECHANICAL SPECIFICATIONS
5.1
296-Pin SPGA Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.2
Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
6.
INSTRUCTION SET
6.1
Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.2
General Instruction Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.3
CPUID Instruction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-11
6.4
Instruction Set Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12
6.5
FPU Instruction Clock Counts. . . . . . . . . . . . . . . . . . . . . . . . . . . 6-30
6.6
M II Processor MMX Instruction Clock Counts . . . . . . . . . . . . . . . . . . 6-37
Appendix, Index and Distributors
MII PROCESSOR
Enhanced High Performance CPU