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參數(shù)資料
| 型號(hào)： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 65/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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PRELIMINARY
3-35
3
Functional Timing
3.3.3.3
Burst Write Cycles
Burst write cycles occur for line replacement
and write-back cycles. Burst writes are similar
to burst read cycles in that the CACHE# output
is asserted and four 64-bit data transfers occur.
Burst writes differ from burst reads in that the
data and data parity lines are outputs rather
than inputs. Also, KEN# and WB/WT# are not
sampled during burst write cycles.
Data and data parity for the first data transfer
are driven valid during the second clock (T2
state) of the bus cycle. Once BRDY# is sampled
asserted for the first data transfer, valid data and
data parity for the second transfer are driven
during the next clock cycle. The same timing
relationship between BRDY# and data applies
for the third and fourth data transfers as well.
Wait states may be added to any transfer within
a burst by delaying the assertion of BRDY# by
the required number of clocks.
As on burst read cycles, only the first address of
a burst write cycle is driven on the external
address bus. System logic must predict the
remaining burst address sequence based on the
first address. Burst write cycles always begin
with a first address ending in 0 (signals
A4-A0=0) and follow an ascending address
sequence for the remaining transfers
(0-8-10-18).
Figure 3-9 illustrates two non-pipelined burst
write cycles. The cycles shown are the fastest
possible burst sequences (2-1-1-1). As shown,
an idle clock always exists between two
back-to-back burst write cycles. Therefore, the
second burst write cycle in a pair of
back-to-back burst writes is always issued as a
non-pipelined cycle regardless of the state of
the NA# input.
Figure 3-9. Non-Pipelined Burst Write Cycles
VALID (A4-A0 = 00h)
CLK
ADS#
Address, AP
CACHE#
W/R#
Ti
T1
T2
Ti*
T1
T2
VALID (A4-A0 = 00h)
NA#
BRDY#
DATA, DP
OUT
Cyc le 1: 2-1-1-1 Burs t Wr ite Cy c le
1735300
T2
OUT
Cyc le 2: 2-1-1-1 Burs t Wr ite Cy c le
Ti
*Note: Ti state always exists between two back-to-back burst write cycles.
CYCLE 1
CYCLE 2
相關(guān)PDF資料 |
PDF描述 |
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| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
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