
PRELIMINARY
ix
List of Tables and Figures
Table 1-1.
Register Renaming with WAR Dependency . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
Table 1-2.
Register Renaming with WAR Dependency . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
Table 1-2.
Register Renaming with WAW Dependency . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
Table 1-3.
Example of Operand Forwarding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
Table 1-4.
Result Forwarding Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
Table 1-5.
Example of Data Bypassing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
Table 2-1.
Initialized Register Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2- 2
Table 2-2.
Segment Register Selection Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
Table 2-3.
EFLAGS Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
Table 2-4.
CR0 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
Table 2-5.
Effects of Various Combinations of EM, TS and MP Bits . . . . . . . . . . . . . . . . . . . . 2-14
Table 2-6.
CR4 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
Table 2-7.
Segment Descriptor Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
Table 2-8.
TYPE Field Definitions with DT = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
Table 2-9.
TYPE Field Definitions with DT = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19
Table 2-10. Gate Descriptor Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
Table 2-11. M II Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
Table 2-12. CCR0 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
Table 2-13. CCR1 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
Table 2-14. CCR2 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
Table 2-15. CCR3 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
Table 2-16. CCR4 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
Table 2-17. CCR5 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
Table 2-18. CCR6 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
Table 2-19. ARR0 - ARR7 Registers Index Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
Table 2-20. Bit Definitions for SIZE Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
Table 2-21. RCR0 -RCR7 Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
Table 2-22. Machine Specific Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
Table 2-23. Counter Event Control Register Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
Table 2-24. Event Type Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41
Table 2-25. DR6 and DR7 Debug Register Field Definitions. . . . . . . . . . . . . . . . . . . . . . . . . 2-45
Table 2-26. Memory Addressing Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-49
LIST OF TABLES
Table Name
Page Number