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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 183/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
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1-16
PRELIMINARY
Floating Point Unit
Advanci ng the S tandar ds
Cache locking is controlled through use of the
RDMSR and WRMSR instructions.
1.5
Floating Point Unit
The M II Floating Point Unit (FPU) processes
floating point and MMX instructions. The
FPU interfaces to the integer unit and the
cache unit through a 64-bit bus. The M II FPU
is x87 instruction set compatible and adheres
to the IEEE-754 standard. Since most applica-
tions contain FPU instructions mixed with
integer instructions, the M II FPU achieves
high performance by completing integer and
FPU operations in parallel.
FPU Parallel Execution
The M II CPU executes integer instructions in
parallel with FPU instructions. Integer instruc-
tions may complete out of order with respect
to the FPU instructions. The M II CPU main-
tains x86 compatibility by signaling exceptions
and issuing write cycles in program order.
As previously discussed, FPU instructions are
always dispatched to the integer unit’s X pipe-
line. The address calculation stage of the X
pipeline checks for memory management
exceptions and accesses memory operands
used by the FPU. If no exceptions are detected,
the M II CPU checkpoints the state of the CPU
and, during AC2, dispatches the floating point
instruction to the FPU instruction queue. The
M II CPU can then complete any subsequent
integer instructions speculatively and out of
order relative to the FPU instruction and rela-
tive to any potential FPU exceptions which
may occur.
As additional FPU instructions enter the pipe-
line, the M II CPU dispatches up to four FPU
instructions to the FPU instruction queue. The
M II CPU continues executing speculatively
and out of order, relative to the FPU queue,
until the M II CPU encounters one of the
conditions that causes speculative execution to
halt. As the FPU completes instructions, the
speculation level decreases and the check-
pointed resources are available for reuse in
subsequent operations. The M II FPU also uses
a set of six write buffers to prevent stalls due to
speculative writes.
1.6
Bus Interface Unit
The Bus Interface Unit (BIU) provides the
signals and timing required by external
circuitry. The signal descriptions and bus inter-
face timing information is provided in
Chapters 3 and 4 of this manual.
相關PDF資料 |
PDF描述 |
|---|---|
| MJ10000 | 20 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ1001 | 10 A, 80 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
| MJ3000 | 10 A, 60 V, NPN, Si, POWER TRANSISTOR, TO-204AA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MII400-12E4 | 功能描述:分立半導體模塊 IGBT MODULE 1200V, 400A RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MII-400GP 95MHZ2.2V | 制造商:CYRIX 功能描述: |
| MII75-12A3 | 功能描述:分立半導體模塊 75 Amps 1200V RoHS:否 制造商:Infineon Technologies 產品:Thyristor Power Modules 類型:Phase Controls 安裝風格:Screw 封裝 / 箱體:DT61 封裝: |
| MI-IAM | 制造商:VICOR 制造商全稱:Vicor Corporation 功能描述:Military Input Attenuator Modules |
| MIIC5271 | 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:UCAP NEGATIVE LOW DROPOUT REGULATOR |
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