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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 37/257頁 |
| 文件大小： | 1234K |
| 代理商： | MII-300GP |
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PRELIMINARY
3-9
3
Signal Descriptions
Warm Reset (WM_RST) allows the M II CPU
to complete the current instruction and then
places the M II CPU in a known state.
WM_RST is an asynchronous signal, but must
meet specified setup and hold times in order to
guarantee recognition at a particular CLK edge.
Once WM_RST is sampled active by the CPU,
the reset sequence begins on the next instruc-
tion boundary.
WM_RST differs from RESET in that the
contents of the on-chip cache, the write
buffers, the configuration registers and the
floating point registers contents remain
unchanged.
Following completion of the internal reset
sequence, normal processor execution begins
even if WM_RST remains asserted. If RESET
and WM_RST are asserted simultaneously,
WM_RST is ignored and RESET takes priority.
If WM_RST is asserted at the falling edge of
RESET, built-in self test (BIST) is initiated.
3.2.3
Address Bus
The Address Bus (A31-A3) lines provide the
physical memory and external I/O device
addresses. A31-A5 are bi-directional signals
used by the M II CPU to drive addresses to
both memory devices and I/O devices. During
cache inquiry cycles the M II CPU receives
addresses from the system using signals
A31-A5.
Using signals A31-A3, the M II CPU can
address a 4-GByte memory address space.
Using signals A15-A3, the M II CPU can
address a 64-KByte I/O space through the
processor’s I/O ports. During I/O accesses,
signals A31-A16 are driven low. A31-A3 float
during bus hold and address hold states.
The Byte Enable (BE7#-BE0#) lines are
bi-directional signals that define the valid data
bytes within the 64-bit data bus. The
correlation between the enable signals and data
bytes is shown in Table 3-5.
During a cache line fill, (burst read or “1+4”
burst read) the M II CPU expects data to be
returned as if all data bytes are enabled, regard-
less of the state of the byte enables. BE7#-BE0#
float during bus hold and byte enable hold
states.
Address Bit 20 Mask (A20M#) is an active
low input which causes the M II CPU to mask
(force low) physical address bit 20 when
driving the external address bus or when
performing an internal cache access. Asserting
A20M# emulates the 1 MByte address
wrap-around that occurs on the 8086. The A20
signal is never masked during write-back
cycles, inquiry cycles, system management
address space accesses or when paging is
enabled, regardless of the state of the A20M#
input.
Table 3-5. Byte Enable Signal to
Data Bus Byte Correlation
BYTE
ENABLE
CORRESPONDING
DATA BYTE
BE7#
D63-D56
BE6#
D55-D48
BE5#
D47-D40
BE4#
D39-D32
BE3#
D31-D24
BE2#
D23-D16
BE1#
D15-D8
BE0#
D7-D0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MJ10022 | 40 A, 350 V, NPN, Si, POWER TRANSISTOR, TO-204AE |
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